TELKOM NIKA , Vol. 11, No. 5, May 2013, pp. 2699 ~   2709   ISSN: 2302-4 046           2699      Re cei v ed  Jan uary 19, 201 3 ;  Revi sed Ma rch 1 8 , 2013;  Acce pted Ma rch 2 5 , 2013   Low Cost Quasi Binary Weighting Addition Log-SPA  LDPC Decoders      Po-Hui Yang *, Ming-Yu Lin   Dep a rtment of Electron ic Engi neer ing, Nati on al  Yun lin U n iv e r sit y  of Scie nce  and T e chnol o g y   123 U n ivers i t y   Roa d , Section  3, Doul iou, Yu nlin  640 02, T a iw a n , telp:+ 88 6 - 5-53 426 01- 43 40   *Corres p o ndi n g  author, e-ma i l : ph yan g @ y u n t ech.edu.t w       A b st r a ct   T h is pap er pro poses a  new  additi on  meth od , w h ic h can be  app lie d to red u c e the har dw are cost of   LDPC  dec od er s usi n g  lo g-SP A, w h ich tra d iti ona lly  has  the   best l o w e st bit   error r a te (BE R ) b u t the  h i gh est  hardw are r e q u i r ement. T he pr opos ed  quas i- bin a ry w e ight i n g ad ditio n  ca n  be si mply i m pl emente d  by O R   gates. With auxiliary  pseu do-carry circuit, the BER pe rform a nce can reac h a fair  level.  In t he l og-SPA  mess ag e-pass i ng  path, n u m eric transf o rm reducti on  ar chitecture  is  prop osed  for  further h a rdw a r e   reducti on. Synt hesi z e d   and  n u merica l res u lt s show  that  th e new  pr op ose d  arch itecture  achi eved  an  u p  t o   32% a nd 1 8 %  total hardw ar e reducti on, c o mpar ed w i th  traditio nal l og- SPA deco ders ,  and the si mp lest   sign- mi n arch itecture, respect i vely, w i th fair BER perfor m a n ce.     Ke y w ords : LD PC deco der, fo rw ard error correction co de, lo g-SPA         Copy right  ©  2013 Un ive r sita s Ah mad  Dah l an . All rig h t s r ese rved .       1. Introduc tion  Ne w VLSI te chn o logy all o ws th e lo w-d ensity pa rity-che ck (LDP C) code [1,  2] to be   reali z ed  in  ha rdware. The   excelle nce of  the e r ro r correctio n  p e rfo r mance of  the  LDP C   cod e   has  introdu ce d ex tensive  discu ssi on s a nd  st udie s  [3-6]. T he o r igin al L D PC  de cod e r ado pting  a  sum- produc t algorithm (SPA) require d such large  hardware that m any new methods were proposed  for hardware  reduction [7-15]. Logarithm field tr ansf e r, called log-SPA [16], is  a known met hod  for repl aci n g  multipliers  with add ers  and havin g  the be st bit erro r rate  (BE R ) p e rfo r man c e.  Although a d o p ting loga rith mic op eratio n s  to turn th e origin al multi p licatio n into  addition, a la rge   numbe r  of a ddition  devices  have  al so  be com e  h a r d wa re  bu rde n s. M any  h a r d wa re -sim plify i ng   methodol ogie s  have be en  propo se d to deal with   mass additio n  operation s . For exampl e,  parall e l archi t ecture [9, 1 2 ] and reorg anized ad de r trees  with re-ma p s  skills [11] have b een  prop osed to  i m prove  effectively the co mplexity  of the h a rd wa re.  Ho weve r, a   large  nu mbe r  of  adde rs and  b i g loo k -u p tab l es  (L UT)  are  still the h eavy hard w a r e lo ading s. The   prop osed  sig n - min algo rith m (SMA) a r chitecture [8] has  no ad ditions in  ch eck node o perat ions to  save  on  hard w a r e at  the expense of BER perform an ce.  Mixed-sign al circuits hav e been u s e d  by  resea r chers  to  redu ce   the   po we r and  hard w a r e req u irem ents [1 7, 18]. Howe ver, this solu tion   hinde rs the  realization  of tech nolo g y mi gration,  e s pe cially in  all  di gital processes. F o r SMA to  have good B E R perfo rma n ce an d to re quire a ddition al comp en sat i on circuit s  [7, 13], hardwa r e  and BER are treated as tradeoffs. Hav i ng log- SPA  with naturally good BER  performance,  a   simplified  ci rcuit is utili zed  to repl ace th e bina ry  ad d e rs,  whi c h  be come  the m a jor fo cu s of t h is  study       2. LDPC Dec oder Algori t hm  Con s id erin g an LDP C  cod e  visuali z ed  by a Tanne r  grap h con s ist i ng of  M  ch e ck n ode s  and  N  varia b l e node s, a  set of the ch eck no de s  conne cted to  variable  nod es i s  den ote d  as   and  the  set  of the va ria b le n ode s  conne cted  to  che c k n ode s is  den oted  as  .   rep r e s ent s  the set   wit h  the   che c k no de s ex cluded  and    rep r e s ent s th e set   with   variabl e no de s exclud ed. During  the d e coding  pro c e s se s of  the LDPC  co de, the SPA update s  the  soft info rma t ion iteratively between  check no de s and  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046   TELKOM NIKA  Vol. 11, No . 5, May 2013 : 2699 – 270 9   2700 variable  nod e s . Fo r notatio n sim p lificatio n,   is d e fined  the soft information  sent f r om  the variable n ode   to the check nod e   as       (1)     whe r e the  q uantities   are  the pro babili ty informatio n se nt from  the variabl e  node   to the ch eck no d e    along  a  con n e c ting e dge of a T a nner  graph,  indicating  . Als o ,   is d e fined a s  the  so ft informat ion sent  from  the variable nod e    to  the che c k no de   as       (2)     whe r e th e qu antities   are the probability informatio n  sent from th e check  node   to the  varia b l e no de   alo n g  a  co nne ctin g ed ge  of a   Tanne r  gra p h ,  indicating  .  Next, the iteration pro c e d u r es of the SP A us ed in L D PC cod e s  ca n be sum m ari z ed a s  follo ws.  Step 1.  Initia lization. Fo r the dom ain of  log-li keliho o d , the log-li kelihoo d ratio  (LL R ) i s   obtaine d for the ca se of the transmitted bit   = 0 and    = 1 given the received bit    whi c h may be  corrupte d  by the cha nnel n o ise, like      (3)     The valves of    and   are initialized to the values       (4)     and      (5)     r e spec tively.   Step 2.  Che c k node to variable nod e (u pdate ch eck  node s). Acco rding to the standard  SPA, a c h eck  node   gat hers all th e  incomi ng  LL R me ssag es and  evaluat es the  LL R  messag e se n t  to the variable node  , which can b e  expressed a s          (6)     whe r e      (7)     and      (8)   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Low  Cost Quasi Binary  We ighting Addit i on Log-SPA LDPC  Decoders (Po-Hui  Y ang)  2701 Step 3.  Varia b le nod e to check no de (u pdate vari abl e node ). Accordin g to the  stand ard  SPA, a variable node   passe s the  LL R  messag e to  a ll the  con n e c ted  che c k n o d e s,  whi c h  ca n   be expre s sed  as      (9)     Step 4.  Che c k  stop  criterio n. The  overall  LL R me ssag e of a  vari abl e no de   indi cating  the proba bility to de cod e  t he vari able  n ode   to 1  or  0 can  be o b tained  by ad d i ng u p  all th e  incomi ng LL R message s to  the variable  node   as      (10 )     After each ite r ation, a h a rd  deci s ion  on t he varia b le n ode   is mad e , i.e., the variable   is de code d a s  “o ne”  whe n   , and de code d as “ze r o ”  ot herwise. If all the deci s ion   bits con s titute a valid co de word, the alg o rithm  stop s  and o u tputs t he de co ding  result. Othe rwi s e,  the algorith m  repe ats Step s 2-4.       3.  Log-SPA LDPC Deco d e r  Hard w a r e   The hardware structur es of traditional l og-SPA for the ch eck node is sh own in  Figure 1  and the data path of the variable n ode i s  sho w n in  Fig u re 2, re sp ectively. Focusi ng on the che ck  node a r chite c ture is im po rtant be cau s e t he ha rd wa re  and  comp utation co mplexiti es of the  che ck  node a r e hig h . Generally, the che ck n ode can  be i m pleme n ted  by signin g  a nd addi ng two   indep ende nt operational p a rts [9].      1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e 1 lo g 1 x x x e e   Figure 1. The traditional Log-SPA check node architecture.     Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046   TELKOM NIKA  Vol. 11, No . 5, May 2013 : 2699 – 270 9   2702     Figure 2. Dat apath of tradit i onal SPA variable node.       The q uanti z e r s  re stri ct the  input  ran ge f o r in co ming  LLR value s , roundi ng off t he inp u t  values to the  nearest value ,  the Q-LL R, in a set  ofqua ntization level s . Table 1 i s  an example o f  a  4-bit  sign ed  quanti z ation t able. While t he me ssag e  is up dated  in  the che ck  n ode by  (6 ), the   input valu es  have to  be  m appe d into  a   hyperb o lic ta ngent  ( tanh ) functio n . Th en , the  cal c ulat ed   che c k nod e is converte d ba ck to LL R by (8) fo r variabl e node me ssage up dating.     Table 1. Qua n tization  Ran g e   LLR  Q- LLR   000.101         ( 0.625)   000 (0)   000.110- -001.1 0 1  (0.75- -1.62 5 )   001 (1)   001.110- -010.1 0 1  (1.75- -2.62 5 )   010 (2)   010.110- -011.1 0 1  (2.75- -3.62 5 )   011 (3)   011.110- -100.1 0 1  (3.75- -4.62 5 )   100 (4)   100.110- -101.1 0 1  (4.75- -5.62 5 )   101 (5)   101.101         ( 5.625)   110 (6)       The functio n  of tanh  is usually implem ented by an LU T. Base d on the cha r a c teri stic  curve  of  (7 ),  whi c h i s   sh o w n i n  Fi gure  3, the i nput  a nd the  out put  map p ing  tabl es  co uld  be  b u ilt  as Ta ble 2 (LUT 3 - 7 )  an d Table 3  (L UT 7-3),  respectively. No ticeably, the  bit length of the  quanti z ed L L R  value is a trade-off betwe en har dware compl e xity and BER perfo rmance.    x 01 2345 67  x 0.0 0.5 1.0 1.5 2.0 2.5 3.0  x ) =log((e x +1)/ (e x -1)) LU T  3 - 7 LU T  7 - 3     Figure 3. Qua n tization  curv e for lookup -table s .  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Low  Cost Quasi Binary  We ighting Addit i on Log-SPA LDPC  Decoders (Po-Hui  Y ang)  2703 Table 2. 3-bit to 7-bit LUT   Q- LLR   000 (0)   1.111111  (1.984 375)   001 (1)   0.110001  (0.765 625)   010 (2)   0.010001  (0.265 625)   011 (3)   0.000111  (0.109 375)   100 (4)   0.000010  (0.031 250)   101 (5)   0.000001  (0.015 625)   110 (6)   0.000000  (0.000 000)   111 (7)   0.000000  (0.000 000)       Table 3. A 7-bit to 3-bit LUT Example for Tra d itional  Archite c ture   Q- LLR   1.111111- -1.10 0 000 (1.98 4375- -1 .500000)   000 (0)   1.011111- -0.10 0 000 (1.48 4375- -0 .500000)   001 (1)   0.011111- -0.00 1 010 (0.48 4375- -0 .156250)   010 (2)   0.001001- -0.00 0 011 (0.14 0625- -0 .046875)   011 (3)   0.000010            ( 0 .031250)   100 (4)   0.000001            ( 0 .015625)   101 (5)   0.000000            ( 0 .000000)   110 (6)       The lo ga rith m dom ain  o peratio n, a  pra c tical  sol u tion, re pla c es th e multi p licative   operation  by  additiveo peration to  avoi d inten s iv e   multiplicative  cal c ul ation s  on  conventi onal  SPA. consequently, the speed bottlen eck and the hardware  cost are shifted from multipliers  to   adde rs, a nd  become  signi ficant on l a rg e LDP C  de coders. the m i n-sum al gori t hm [10] is t h e   main  L D PC hard w a r e architecture whi c h red u ces  h a rd wa re  co st effectively. howeve r , its B E R  performance is unsatis factory. based on the origi nal  Log-SPA and the min- sum hardware  redu ction e ssences, some  simple lo gic  gates a r e p r o posed to repl ace the tradit i onal ad ders i n   the che c k no de. In the next section, the  prop osed ide a  is explain e d  in detail.      4. The Propo sed Scheme   4.1. Quasi Bi nar y  Weighting Addition  Chec k No de   As sh own in  Figure  1, when the in pu t LLR  value s  are  sent int o  the ch eck  node fo r   addition  op eration, they  are first ma ppe d into  t he  de sired  qu antize d  value   sho w n in  Tabl e 2.   The  corre s p ondin g  value i n  T able 2  is the   tanh  fun c tio n  after  rea s o nable  qua ntization. Based  on   easi e r  circuit s  to re place the traditio nal  adde r, the value cha r a c te ristics of the t anh  func tion  in   Table  2 a r e f u rthe r ob se rv ed. The  characteri stic s  of  the su mmed   value could  b e  re pla c ed  by the   OR gate in the addition o peratio n of the che ck n o d e  (few value  errors are fu rther discu s se d).  OR  ope ration  is  perfo rme d  dire ctly, with  bits of th e O R  g a te u nde r  the same  bin a ry weightin g .  In  the OR ope ration sho w n i n  the middle of Figure  4, the output of the bottom right OR gate  is  , in which   is missin g be cau s e the  u p load of    would not contain the value of  . The  prop osed ne w circuit s  do  not really   execute the  addition in traditional bin a ry adde rs . Beside s, in the appli c atio n of the LDPC  decode r, havi ng the O R  g a te clo s e to t he bina ry ad dition ope rati on is p o ssibl e  be cau s e of  the   value  cha r a c teristi c s in th e  mappi ng ta bl e. The  propo sed  ne w m e thod i s  the r ef ore  call ed  qu asi  binary  weight ing additio n . In terms of  overall  op era t ion, the 7-bi t updated va lues  sho u ld  be   mappe d to 3 - bit values  bef ore th e qu asi  bina ry wei g h t ing additio n   che c k no de v a lue i s  up dat ed   to a va riabl e  nod e. Ta ble  4, mo dified   from the  tra d itional o ne  (e.g., Table  3 ) , is doi ng  the   mappin g  fo r  update d  valu es,  whe r e  ”x” stan ds for “d on't  care”.  Fu rther,  all val u es i n  th e  che c k  node  are th e  estimated  p r o babilitie s that  do  not  req u ire p r e c ise   cal c ulatio n a s  l o ng a s  ite r atio ns  can b e  don e  with conve r gen ce. As a  result, the  che c k nod e hard w a r e  co mplexity can  b e   redu ce d with  few comp utational erro rs. The use  of  logical O R -gates, sho w n  in Figure 4,  is   prop osed to repla c e the bi nary add ers i n  t he che c k n ode with  simp ler logi c ci rcui ts.          Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046   TELKOM NIKA  Vol. 11, No . 5, May 2013 : 2699 – 270 9   2704 Table 4. A Modified 7-bit to 3-bit LUT   Q- LLR   1xxxxxx 000  (0)   01xx xxx 001  (1)  001xxxx 010  (2)   0001xxx 011  (3)  00001xx 100  (4)   000001 x 101  (5)   0000001  110  (6)   0000000  111  (7)           Figure 4.The  pse udo -carry circuit.      The pe rform ance of the  prop osed q u a si bi nary  weighting  addit i on for p e rfo r ming the   SPA has been evaluated by numeri c al  experiments. T he code  used for sim u lati on is  (1008, 3,  6)   regul ar LDP C  code [19]. For compari s ons, two  al gorithms, namel y , the original SPA, LUT 3-7  [9], and the SMA [7], are u s ed to  ob serv e any impr ovement on th e  perfo rman ce  of the pro p o s ed   scheme. Sim u lation  re sults a r e  sho w n  in Figu re   9, whe r e th e  BER pe rform ance versu s   the   signal-to-noi se ratio (S NR) is  compared am ong the SPA, LUT 3-7 [9], the SMA [7], and the  prop osed  qu asi  bina ry we ighting  additi on. Th e maxi mum ite r ation  numb e r is se t to eighty in  t h e   simulatio n . In Figu re 9,  BER perfo rm ance of the  prop osed q u a si bi nary  weighting  addi tion   outperfo rmin g the SMA does n o t lose too mu ch. As   a re sult of the new  ch eck  node a r chite c ture   that uses  si mple a ddition  and  a  regul ar L U T,  the   OR  ope ration  archite c ture  ha s ab out 1 5 %  hard w a r e  re ductio n   whe n  comp are d  with  the t r a d itional  LUT  3-7 a r chite c ture  ba sed   on a   0.18 m stand ard  cell library. In addition, the pro posed qu asi  binary weig hting additio n   architectu re  can  wo rk up  to 100 M H z de co ding  spe ed a s  th e propo sed   architectu re  use s   con c i s e logi cal gates to pe rform a ddition s in the LDP C .     Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Low  Cost Quasi Binary  We ighting Addit i on Log-SPA LDPC  Decoders (Po-Hui  Y ang)  2705 4.2. Quasi Bi nar y  Weighting  Addition With  Pseu do -Ca r r y   Without the  carry sig n  in addition, ou r new  a ddition  method in check no de s lead s to   some  num eri c al e r rors  an d bad  BER  p e rform a n c e.  To comp ensate for th e su mmation e r ro r in  the O R  op eration a r chitecture, a  con c i s e  circuit  i s   develop ed in  place of the  tradition al a dde r  carry-o u t ci rcuits. A pse u d o -carry ci rcuit is t hen d e si gned to d eal  with loss  ca rry-o ut proble m .  The p s eu do -carry ci rcuit can be  simply  impleme n t ed  by combi nati onal lo gic  circuits. Fi gure  5 is  a de sign exa m ple. Wh en  the qua si bin a ry wei ghting  adde r re ceiv es the m app ed value s , the   pse udo -carry ci rcuits  dete c t the  l ogi cal  high fo r  each  sa me  bina ry wei ghting  co lumn of  bits. I f  a  colum n  of bits ha s more than on e “1” ,  a pseu do-ca rry-o ut circuit  is sent to the highe r-o rd e r-bit  colum n  of the succe edin g  OR op eratio n .         . .. . .. . .. . .. . .. . .. . .. . .. . .. . .. . .. . .. . .. . .. . . . . .. . .. . ..     Figure 5.Prop ose d  qua si bi nary wei ghtin g addition  with pse udo -carry circuits.       Numeri cal si mulation results, shown  in Fi gure 9,  illustrate th at the quasi  binary   weig hting a d d ition, LDP C  decode r, eq uippe d wi th   pse udo  ca rry , has  only 0. 08 dB BER l o ss   when com p ared  with the log-SPA paral l el archit ecture [9]. On account  of the added pseudo- carry  circuit, t he total  LDP C  h a rd wa re  h a s  abo ut 6%  overhe ad  co mpared  with t he o r igin al q u asi  binary weight ing addition,  yet the BER  perfo rman ce  improve s  to about 0.2 dB over the quasi  binary weigh t ing addition  archite c tu re . Although  extra pse u d o -carry ci rcu i ts increa se  the  hardware, the total hardware  co st is still less than adder-bas ed log-SPA. Further, the new  architectu re,  whi c h ad opts  prop er L U T, require s le ss hard w a r e tha n  sele ctor-b a s ed  sign -min.     5. Design fo r  Hard w a re Reduc tions   A unified TC-based archite c ture i s  pro p o se d  to simp lify the numeric tra n sfe r  b e twee n   TC  and si gn magnitude i n  traditional  l og-SPA,  and to reduce the hard ware without affect ing   BER pe rform ance lo ss. F u rthe r,  the bit - width  of L U Ts i s  examin ed to come  out with o p timum   bits for the da ta path.    5.1.  Lo w  Har d w a re Cos t   LUT   Figure 6 depi cts BER p e rf orma nce versus bit-wi dth o f  mapping ta ble from 3 - bit  to 7-bit  for  (x), usin g the (10 08, 50 4) matrix [19]. The 3- bit to 4-bit mappi ng  table (LUT 3 - 4) and the 3- bit to 7-bit (L UT 3 - 7 )  map p ing tabl es  h a ve onl y 0.1  dB BER pe rforma nce  er ro r. Ho wev e r, they   have a  three  bit differen c e influe nci n g  the  su ccee d i ng g r e a t de a l  of a dde rs.   The  synthe si zed   result sho w s that adoptin g LUT 3 - 4 h a s a bout 1 6 %  total area  red u ctio n in  the LUT 3 - 7. In  con s id eratio n  of h a rd wa re  co st, L U T  3-4, sh own  in   Table  6, i s  a dopted  rather than  u s ing  the   LUT 3 - 7 u s ed  in [9] .    Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046   TELKOM NIKA  Vol. 11, No . 5, May 2013 : 2699 – 270 9   2706 SNR ( d B) 0. 0 0 . 5 1.0 1 . 5 2. 0 2 . 5 Bit Err o r Rate 10 -5 10 -4 10 -3 10 -2 10 -1 10 0 Si gn-M i n LU T 3 - 3 LU T 3 - 4 LU T 3 - 5 LU T 3 - 6 LU T 3 - 7  [6 ] SP A     Figure 6. BER perfo rma n ce of different LUT fo r  (100 8, 504) L D PC code  with eig h ty decodi ng  iteration s .      Table 6. 3-bit to 4-bit LUT   Q- LLR   000 (0)   1.111 (1.8 75)   001 (1)   0.110 (0.7 50)   010 (2)   0.010 (0.2 50)   011 (3)   0.001 (0.1 25)   100 (4)   0.000 (0.0 00)   101 (5)   0.000 (0.0 00)   110 (6)   0.000 (0.0 00)   111 (7)   0.000 (0.0 00)       Table 7. Ne w 3-bit to 4-bit LUT   Q- LLR   000 (0)   1.111 (1.8 75)   001 (1)   0.110 (0.7 50)   010 (2)   0.010 (0.2 50)   011 (3)   0.001 (0.1 25)   100 (4 ,  -4)   0.000 (0.0 00)   101 (-3 )   0.001 (0.1 25)   110 (-2 )   0.010 (0.2 50)   111 (-1 )   0.110 (0.7 50)       5.2. TC Ba se d Messa ge Passing Archi t ec ture   As illust rated  in Figu re 7  (a ), messa ge p a ssing  betwe en che ck  nod e and va riabl e nod e   is  sign-magni tude in the traditi onal  log-SPA architect u re [9], wher e the variable node  processes  the TC value s  and the  ch eck nod e pro c e s ses the S M  values, so  that the numeric tran sform is  pro c e s sed twice du rin g  on e updatin g. If messag e pa ssi ng is T C -b ase d  num bers, as  sho w n i n   Figure 7 (b ), the variable  node d o e s  n o t need SM  values fo r TC tran sfer.  Consequ ently, after   summ ation p r oce s sing at t he varia b le n ode, the ca lculated T C  values a r e the n   sent to the ch eck   node di re ctly. The only n u meri c tra n sf er left for th e TC a r chite c ture i s  o n  the ch eck n o d e   outputs, a nd  the LUT i s  m odified a s  sh own i n  T abl e  7, inclu d ing t he inp u t LLR.  Figure 8 sho w s  the effective ness  of ha rdwa re  re du ction of  T C   messag e-pa ssing  archite c ture. Th e n e w  prop osed  architecture i s   smaller than  traditional  LUT  3-7  [9] an d L U T 3 - 4  ha rd ware  by 26%  a n d   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Low  Cost Quasi Binary  We ighting Addit i on Log-SPA LDPC  Decoders (Po-Hui  Y ang)  2707 12% re sp ecti vely. The co mpari s o n  is  made by  the  (100 8, 504 ) matrix [19] with 0.18  m  stand ard  cell  libra ry, and the decodin g  iteration  set at eighty.         (a)       (b)     Figure 7. Dat apath of varia b le nod e and  che c k nod e messag e pa ssing, (a ) tradit i onal  architectu re, (b) propo se d TC ba sed a r chitecture.          Figure 8. Hardwa re redu cti ons  with ne w TC ba sed m e ssage p a ssin g architectu re .      5.3.  Lo w  Har d w a re Cos t   Design s   For l o w ha rd ware  co st AS IC imple m ent ation, not  onl y wa s the  qu asi  bina ry we ighting  addition a r chi t ecture  ado pted, but the o p timized  bi t-width of L U T s  wa s al so e m ployed for  better  hardware effic i enc y . The  new low-cos t  log-SPA LDP C  decoder,  compos ed of  OR  pseudo-carry   Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046   TELKOM NIKA  Vol. 11, No . 5, May 2013 : 2699 – 270 9   2708 architectu re, the  TC-ba s e d   me ssage p a ssing dat a  path, and  the  LUT  3-4 ma pping ta ble,  are   impleme n ted.  Simulation  re sults,  sho w n i n  Figu re 9,  d e mon s trate th e ne w de co d e r (OR p s eud o- carry) perfo rming  a re aso nable  BE R. Whe n  comp a r i ng it  with th e ori g inal SP A, it only has 0.2   dB loss at   BER. Ha rd ware co mpa r ison s, usi ng t he  (1008, 5 04) m a trix [19] and  a 0.18  m  stand ard  cell  libra ry unde r  the sam e  logi c synth e si s condition s, are  sho w n in Fi g u re 1 0 . For th e   lowe st ha rd ware  co st, the  qua si bi nary  weig hting  a ddition  with  TC-ba s ed  archite c ture  is  the   sug g e s ted co mbination.    SNR  (dB) 0. 0 0 .5 1. 0 1 .5 2. 0 2 .5 Bit  Erro r Ra te 10 -5 10 -4 10 -3 10 -2 10 -1 10 0 Si gn - M in OR  Op er a t i o n O R  O p e r atio n  w ith  P s eu do  Ca rry  L U T 3-4 [6] L U T 3-7 [6] SPA     Figure 9. BER com p a r iso n  for (10 08, 5 04)  L D PC  co de with eig h ty deco d ing iterations.           Figure 10. Area com p a r iso n  of  low hard w are co st architectu res u s i ng 0.18µm st anda rd cell  libra ry .      6. Conclusio n     For e rro r  correctio n  ha rd ware im pleme n t ation,  su ch a s  in a n  L D PC decode r, errors are  allowed in th e nume r ical algorith m . According to  th e cha r a c teri stic, the value follows  ce rtain  rule s when t he num eri c al  rang e of ma pping ta ble i s  slightly adj u s ted, an d re p l ace s  tra d itio nal  adde rs with  si mple O R  g a t e  to exe c ute  addition s.  Nu meri cal  simul a tion results f u rthe r p r ove t hat  the propo se d  qua si bi nary  weig hting  ad dition coul d  succe ssfully p r oce ed  with L D PC  de codi n g .  More over, th e modified  T C -b ased m e ssage  pa ssi n g  tech niqu es can  effectively simplify the   Evaluation Warning : The document was created with Spire.PDF for Python.