TELKOM NIKA Indonesia n  Journal of  Electrical En gineering   Vol. 12, No. 8, August 201 4, pp. 6063 ~ 6082   DOI: 10.115 9 1 /telkomni ka. v 12i8.553 8          6063     Re cei v ed  De cem ber 3 1 , 2013; Re vi sed  March 27, 20 14; Accepted  April 13, 201 4  Advances on Low Power Designs for SRAM Cell       Labonn ah F a rza n a Rah m an*, Moha mmad F. B.  Amir, Mamun Bin Ibne Reaz,    Mohd. Marufuzzaman, Ha fizah  Hus a in  Dep a rtment of Electrical, El ec tr onic an d S y st ems Engi ne eri ng,   F a cult y   of Engi neer ing a nd Bu ilt Enviro nment , Universiti Ke b angs aa n Mala ysia,   436 00 Ba ngi,  Sela ngor, Mal a ysi a   *Corres p o ndi n g  author, e-ma i l : labo nn ah.de ep@ gmai l.com       A b st r a ct   As the devel op me nt of comp l e x meta l oxid e  se mic ond ucto r (CMOS) tech nol ogy, fast low - pow er  static rand o m   access  me mor y  (SRAM) has  beco m e a n   i m p o rtant co mpon ent of  ma n y  very lar ge s c ale   integr ation  (VL S I) chips. L o t of app lic ations  preferre d to us e the  6T   SRA M  beca u se  of i t s robustn ess  an d   very hi gh s pee d. How e ver, th e le aka ge curr ent has   incr ea sing w i th th e in crease S R AM  si z e .  It consu m e s   mor e  pow er w h ile  in stan dby  conditi on. T h e  pow er  dissi pa tion has  bec o m e  an i m p o rta n ce cons id erat ion   due  to th e  incr ease  int egrati o n, op erati n g  sp eeds  a nd t he e x plosiv e grow th  of battery   op erated   a ppl ia n c es.  T he o b jectiv e  of this  pap er  is  to revi ew  an d  disc uss sev e r a l  met hods  to  overco me the   pow er d i ssip a ti on  prob le m  of SR AM. Low  pow er SRAM c an  be  prod uce d   w i th improve m ent i n  ter m  of  pow er d i ssip a ti o n   duri ng the sta ndby co nditi on , write  operati on an d read o perat i on. Disc harg i ng a nd c harg i ng of bit l i nes   consu m es mor e  pow er duri n g  w r ite ‘ 0 ’  a nd  ‘1 ’  co mpar ed to read o per ation.  One  of the methods to pr oduc e   low  pow er S R AM des ign  is  w i th mak e   mo dificati on c i rcui t at a sta n d a rd  6T  SRAM c e l l .  T h is  mo difica tion   circuit w ill hel p  to decrease  p o w e r dissip a tio n  and l eak age  current. Sever a l metho d  w a s discusse d in this   pap er for und e r stand the  met hod to pro duc e  low  pow er  design of SRAM c e ll. Rec o mmen datio ns for future  researc h  are a l so set out. T h is review  gives  some i dea for  future researc h  to impr ove the des ign of lo w  pow er SRAM cell.      Ke y w ords :  le a k age curr ent, p o w e r dissip a tio n , read w r ite operati on, SRA M     Copy right  ©  2014 In stitu t e o f  Ad van ced  En g i n eerin g and  Scien ce. All  rig h t s reser ve d .       1. Introduc tion  In mode rn  world, inte grat ed  circuit (I C) is an  adva n ce d ele c tri c  circuit  by p a tterned   diffusion  of trace ele m ent s into the thi n  su rfa c e of  a se mico nd uctor mate ria l . All electro n ic  equipm ent today is used IC and it ha s revolutioni ze d the worl d o f  electroni cs [1-8]. Due to t h e   int r odu ct ion  o f  compl e x  me t a l ox ide  sem i con d u c t o r  (C MOS )  t e chn o l ogy ,  semi co n duct o r d e v i ce s   spread th rou gh every di scipline of en gi neeri ng  a nd CMOS  me mo ries be come core  compo n ent  [9-15]. As  CMOS tech nol ogy develop ment, the m e mory b e co mes the  mai n  po wer i n  the  System-O n-Chip (SO C ) a nd pa rt of t he chip  i s  t he mem o ry  circuit. The  memory  chi p  is   descri bed  a s  integrated  circuit  pla c ed  on  a  Pri n te d Ci rcuit Bo ard  (PCB ).  Ran dom A ccess  Memory  (RA M ) is the  common name  for the m e mo ry.RAM is fu n damental  sy stem com pon e n ts  use d  in th e  transfe r a nd  stora ge  of d a ta thro ugh o u t com puter  system. In v e ry large  scale   integratio n  (VLSI) technol o g y, memo ries devel o ped  in  CM OS p r o c ess a r e  utilized in  a  numb e r  of application s  as the  sou r ce s of store  data in RFID applications  [16-23].    The first ge n e ration  of  RAM not  chip s a t  all,  but rathe r  ferrite ri ng s  use d  to  store  data by   cha ngin g  thei r pola r ity to re pre s ent a  0 o r  a  1 as data. RAM  was not   packa ged as  memo ry  chi p s  until the co ming of the inte grated  circuit.  Memory  ch ip s a c t as a m a trix of switche s  that sto r e th e  state of one  bit as voltage . These state s  are a  rep r e s entatio n of the data curre n tly being sto r ed  in RAM. These me mory  chips tran sfer to  and from the different  devices conne cted t o  a  comp uter  system. Memory  chip s provid e a fast acce ss a r ea am on g the hard d r i v es and CP U o f   a  compute r  whe r e data can   be sto r e d   du ring   pro c e ssi ng  with out in curring  the pe rform ance  penaltie s  of sl owe r  me cha n i cal ha rd d r ives [24-25].   The two  majo r of RAM a r e  dynamic  RA M (D RAM)  a nd stati c  RA M (SRAM ) . The SRAM   and DRAM u s e differe nt tech nolo g ies t o  hold the d a ta. The co mmon type is use is DRAM.  Ho wever, if t he spee d i s  i m porta nce, SRAM is  faste r  than  DRAM.  SRAM do es  not ne ce ssary to  be refresh ed  but DRAM m u st to be refresh ed thou sa nds of times  per second.  SRAM can gi ve   Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 8, August 2014:  606 3 –  6082   6064 acce ss tim e s as lo w a s   1 0ns,  DRAM  only su ppo rt   acce ss tim e s of about  60 ns. SRAM i s  not  comm on use like DRAM b e ca use SRAM is more ex pen sive, despite it faster. Both type of  RAM  are volatile. Volatile mean  whe n  the po wer tu rne d  off the data cont ent will lose.  In this stu d y, the static  RA M (SRAM )  is  fo cu sed. Adv ance in  CMO S  technol ogy  make it   potential to d e sig n  SRAM  for de crea se  power  con s u m ption,  incre a se sp eed p e rform a n c e  a n d   high integ r ati on den sity. To rea c h th e s e obj ective s, the charact e risti c  si ze d e vice ha s be en  desi gn to very small dime nsio n and fe ature s . The tech nolo g y scaling re sult s in a significa nt  increa se lea k age current o f  CMOS device s  [26].   As the inte gration  den sity of transi s tors in crea se, in today’ s  SOC  de si gn an d   pro c e s sors, l eakage  po we r ha s be co m e  an imp o rta n ce  co ncern.  Con s id era b l e  attention h a s  been p a id to  the desi gn of  high pe rform ance and  lo w powe r  SRA M s, as they  are imp o rta n c e  comp one nts  in both  hig h  pe rform a n c e p r o c e sso rs and  ha ndh eld d e vice s.  Different d e s ign   reme die s  ca n be imple m enting; the  dynamic  p o we r consu m ption can  redu ce d r a s t i cally  decrea s e  by  po wer supp ly voltage. Howeve r, with  an  agg re ssi ve scaling  in  tech nolo g y a s   predi cted  by  the tech nolo g y roa d map,  sub s t antial   probl em s ha ve alre ady b een e n count ered   whe n  the co n v entional 6T  SRAM config uration i s  use d  at an ultra-l o w po we r su pply [26]. This  cell indi cates  weak stability at  very small feature si zes.  This  pap er  m o re fo cu se s  o n  po we r di ssi pation. Th e p o we r di ssipati on ha s  bee n  a majo r  con s id eratio n  cau s ed to th e ope rating  speed s an d in cre a sed inte g r ation, a s  wel l  as cau s ed t o   the explosive  gro w th of ba ttery operatin g applia nc es.  The majo r d r ives of fast lo w po we r de si gn  are  supply and processes  scaling  still. This research  studied diss ipation in power,   whi c h can be  use d  in  co nju n ction  for  sca ling to a c hi eve fast lo w  po wer op eratio n s . The  po we r  dissipatio n was  happ en  duri n g write, read   and  mode  op eration,  so  in  this  pap er showed th e  several  metho d s  whi c h u s e by rese arch er to redu ce p o wer diss ip ation  during  write,  read o r  mod e  operation a n d   finally some recom m en dati on for future  work.       2. Backg rou nd  2.1.  Conv entiona l 6t SRAM  Cell    The  co nventional  6T S R A M  is quite  sim ilar to  t he  stat ic S R  lat c h. It is th e  com b i nation  of  two inve rter  and t w o t r an sisto r s for  co ntrol th e  circuit call  Word  Line.  The  standard S R A M   requi re s six tran sisto r s pe r bit, two transi s tors (NM O S and PMOS) for ea ch  inverter and  two   transi s to rs  NMOS for access. The Wo rd Line (WL)   wa s repl aci n g  the clock to acce ss the cell by  enabl ed the li ne. It is controlled by two  pass tra n si st or M 5  and M 6 ,  sha r ed b e tween the read  and   write o p e r atio n. The SRA M  can  achiev e high m e mo ry  den sity by size it as  small as  po ssi ble.  Figure 1 sh o w s the  circuit  conve n tional  6T SRAM cell  [27-28].           Figure 1. Con v entional 6T  SRAM Cell [2 5]      A conventio n a l 6T SRAM  cell ha s three co ndition  operation s . It is stan dby condition  (ci r cuit in idle), write o p e ration  (up d a ting the da ta) and rea d  con d ition  (data ha s b een  requ este d).  T he "write  sta b ility" and "reada bilit y" sh ould  have  du ring  The  SRAM ope rated  in   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Advan c e s  on  Low Po we r Desig n s for S R AM Cell (La b onna h Farza na Ra hm an)  6065 write an d rea d  conditio n . Table 1 sh ows the ON/OFF transi s to r duri ng write an d read ope ratio n .   The thre e sta t es ope ration  as follo ws:   In the  stand b y  mode, th e t r an sisto r s M 5  and  M 6  a r e  turn  ‘OFF’  an d di sconn ect  the cell   from the bit lines [29]. As l ong a s  the two cross-co upl ed inverte r s  (M 1,  M 2,  M 3  and M 4 ) co nne cted   to the supply,  it will contin u e  to reinforce  each other.   Assu me valu e at Q node is 1 and Q bar node is‘0 ’. T he rea d  pro c ess is beg un by the bit  lines  are  both  initially floating hig h , then   the word li nes is ‘H IGH’, trans is tors  M 1  and  M 2  ar e  tur n   ‘ON’. Value ‘ 1 ’stored in Q  note is pa ss to the bit  lines by leaving BL at its pre - charg e  value  and   BL bar was d i scharge via tran sisto r s M 2  and M 6  to a g r oun d [30]. At BL, the transisto rs M 1  and   M 3  pull th e bi t line to  ‘1’.  On the  othe r  hand,  wh en t he valu e at  Q no de i s  ‘0’  and  Q  ba r n o d e   is‘1’, the BL  pull to ‘1’  while BL  bar to ‘0’.  Between BL  bar and  BL will  have a  minor difference of  delta. After that, these lines reach a  sense  amp lifier, whi c h  will sense  amplifier  whi c h line has  highe r voltag e. Thu s  will  inform the r e  wa s ‘0’  o r  ‘1 ’ stored. Th e  faster th e  speed  of re ad   operation is b e  rea c h if the highe r the  se nsitivity of sense am plifier  [29].  If value ‘1’  ne eds to b e   writ ing, first th e v a lue ‘ 1 ’ shoul d be  ap plying  to the  bit line s . Th e  trans is tor M 6   is turn ‘O N’ a nd di scha rge  the cha r ge  o n  Q b a r  nod e  via M 2  and   M 6 . Q bar is ‘ 0 ’;  the tran sisto r  M3 is turn ‘ON’ an d tra n s isto r M 4  is  t u rn ‘OFF’. In this  s i tuation, the c h arge was  store d  on the  Q node.   Conve r sely, value ‘0’ ne ed s to write, the  value ‘0’ sho u ld be ap ply to the bit line. Whe n   Wo rd Li ne  (WL )  is ‘HIG H’, tran si stors M 1  a nd M 4  is tu rn ‘ O N’  and  ch arg e d  so re  at th e BL  discha rge to  grou nd via tra n si stors M 1  a nd M 4 . The n ode Q i s  ‘0’ so the tran sist or M 5  is turn ‘ON’   and tran si stor M 6  is turn ‘O FF’. The ch arge stores at  B bar line s .      Table 1. Tran sisto r  Tu rn O n /Off dur ing  Rea d  and  Wri te Operation [29]    M1 M2  M3  M4 M5 M6  Read 1   ON   ON   ON   OF F   OF F   ON   Read  0   OF F   OF F   OF F   ON  ON  ON   Wr it e   1   O FF O N   O N   O FF  O FF O N   W r i t e 0  ON   OF F   OF F   ON   ON   OF F       The  ca use of  the  po wer di ssi pation  du e  to th ree  fact ors;  the  dyna mic  and  stati c  p o wer  dissipatio n an d subth r e s h o l d  leakage  ch annel. While  t he dynami c  p o we r di ssi pation is  cla ssifie d   into two cat egori e s, on e  is short ci rcuit pow er a nd se con d  is power con s umptio n during  swit chin g.    The  sho r t  circuit p o wers i s  the  inp u t si gnal  ha s a li mited sl ope   and  ca n  cau s e  dire ct   path current f l owin g via th e gate for a  sho r t time  du ring the  switching o peratio n.For thi s  sh ort  time frame, t here  is a  sho r t ci rcuit path  betwe en V DD   and  gro und  and th e  circuit usin g a  la rge   numbe r of po wers [30 - 31].           Figure 2. Short Circuit Power Di ssi pation  [31]      The e quatio n  the en ergy  con s um ption  per  switchi n g  can  be  de rive from refer to the   Figure 2.       ∗   ∗           ( 1 )   Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 8, August 2014:  606 3 –  6082   6066      ∗            ( 2 )     Whe r e,   V dd  = voltage sup p ly,   I peak  = Peak current,   t cs  = time period po wer  con s umptio n     Short circuit power can b e  redu ce wit h  matc hin g  the fall and ri se times. Bu t in real  worl d,  the  ti mes are not   match ed,  since optimizi ng  for pro p agation dela y   can re sult   in  unmatched ti mes. The r efo r e, in the digi tal circuit,  the circuit po wer is a bigg er  source of po wer  con s um ption [30],  [32-33].  Powe r con s u m ption d u rin g  switchi ng i s  a  cha r g e  i s  flow from  V DD  to the V OUT  of the   inverter, afte r an d curren t input tran saction,  with  this V OUT was pull to V DD.  The lum p e d   cap a cita nce CL ca uses  from  g a te cap a citan c e s   an d from  pa ra si tic wi re  capa citan c e  of the  gate   cap a cita nce of the logic g a tes drive n  b y  inverter, wh ich is  sho w  in  Figure 3.           Figure 3. Dyn a mic Po wer  Dissip ation [3 1]      Whe n  the  op posite  switch over of th e in put, tr an sisto r  NM OS is turn ‘O N’ a nd transi s to r  PMOS is turn ‘OFF’.  The charge on  CL i s   di scharge to ground.This  situati on i s   calling  the  dynamic  po wer di ssi pation .  In CMOS circuit, it is  the large s t source of en e r gy dissip atio n.  Con c lu de tha t, one rise an d following fa ll transiti on of  the output consume en ergy is [31], [3 4- 36]:      ∗  ∗           ( 3 )     Whe r e,   C LOAD  = the load ca pa citan c e an d   V DD  = the power  sup p ly.    If f is the clo ck freque ncy  and the ave r age n u mb er of ‘HIGH’ to ‘LOW’ o r  ‘L OW’ to  ‘HIGH’ of the  node is de n o ted by  α  the n  the power  con s um ption  due to ca pa citive switchi n g  is   given by:                   ( 4 )     Whe r e,   α  =  ac tivity fa c t or,   V DD  =voltage swi ng of the output nod e,   C LOAD = effective capa citan c e of the outpu t load and    F = switchi ng  freque ncy.     Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Advan c e s  on  Low Po we r Desig n s for S R AM Cell (La b onna h Farza na Ra hm an)  6067 The static co mpone nt  of  p o we r con s um pti on ha s b e en ign o re d in  static  CMOS . But, a  numbe r of l e aka ge m e ch anism s  begi n  to gain  si gn ifican ce. Mo st of these  m e ch ani sms a r e   indire ctly or d i rectly ca use to the  small d e vice ge omet ries [31], [34-35].  (a) I hot  = gate  curre n t  (b) IPT = cha nnel pu nch throug h lea k ag e  (c ) I sub  = the subthre s h o ld l eakage  curre n t  (d) I gate  = the gate oxide tu nnelin g   (e) IGIDL = g a te indu ced d r ain lea k a g e   (f) I rev  = reverse bia s  pn ju nction le akag e  Sub-threshol d lea k a ge via  a M O S devi c e  ch ann el called  th e se cond so urce o f   leakage  curre n t. De sp ite a tran sisto r  is tu rn ‘OF F ’, but  still have lea k age  cu rre nt, via the cha nnel at th e   microsco pic l e vel. Thi s   current i s   call ed,  as  the  sub-t here s h o ld l e a k ag e  curre n t  due it  hap pe ns  durin g the gat e voltage is b e low V th.  Equ a tion of leaka ge cu rrent is:         1   )           ( 5 )     From th e e q u a tion we  can   see  directly t he  su b - thre sh old lea k a ge  current i s  redu ce if V th  increa se a n d  vice versa.  Therefore  asymmetric  con f iguration de als with  du al threshold  volt age   in each SRA M  cell.  Re sea r che r s have done  rese arch to  over com e  this problem  and propo se  several   method s  of solution. T h is  pape r  will  un cover a  nu m ber of  ways t o  solve th e p r oble m  of  po wer  con s um ption.     2.2.  Single Bitline 6t SRAM Cell    Majumd ar an d Basu a r e  usin g the theory with d e c re ase bit lin e cap a cita nce of the  SRAM cell wi ll lower dynamic power  di ssi pation  with out deg ra din g  the p e rfo r mance to d e s ign  their pro p o s e d  SRAM cell. So these de si gns SRAM  o n ly using a si ngle bit line for write and read   operation. M ean that only  singl e  bit pro c e ss  wa s inv o lved for di scharg e  an d ch arge  du ring t heir   operation.   The l e a k age   power and  a c tive power co ntrol  th e p o wer  co nsumed  du ring  the  o peratio n  pha se. A lea k ag e po we r i s  the p o wer  con s um ed  when  cha r ge s  leak via tran sistor th at is t u rn  ‘OFF’. Whil e an active p o w er i s  the p o w er,  con s um ed wh en b o th  pull-d o wn an d pull-up net work  are a c tive, creating a direct current flow  from V DD  to ground [37].           Figure 4. Low Power Singl e Bit Line 6T SRAM cell [3 7]      For eve r y wri t e operation  of the conve n t ional,  before  the pre c ha rg e starte d, bot h of the   bit line is pla c ed  com p lem entary data i s . Depen d on  the data valu e only one of  the bit lines  will   cha r ge. The  circuit is assumed that the capa cito r is discha rg e after the writ e is compl e te. So  durin g a write  operation th e power di ssi pation is   dou ble. Wh en re ad ope ratio n , both the bit lines  once ag ain a r e  cha r ge d a nd then  one  is di scharged  duri ng readi ng a ‘0’,  whil e the othe r  i s   discha rge d  after the ope rat i on is complet e .  For th e p r o p o se d 6 T  SRAM cell,  only  a  singl e bit  l i ne i s  eith er  cha r ge d if it i s  a  ‘1’  or  doe s not get  cha r ge d at al l assumin g  th at t he data was al rea d y prese n t before  the pre c h a rg e  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 8, August 2014:  606 3 –  6082   6068 circuit ha s be en bega n. Assume dthe bit line is disc h a rged after the write ‘1’ ope ration. In a read   ‘1’ condition,  the bit line s   a r e p r e c h a rg e d . Mor eover,  assume d the   bit lines a r e d i scharged  after  the read  pro c e ss i s  over.  Durin g  a re ad ‘0’ cycl e,  the bit lines  cap a cita nce is disch a rg ed  and   pre c ha rg ed via the cell [37] .        Figure 5. Fou r  Tra n si stor  (Single Ende d )  SRAM Cell [ 37]      The  circuit p u rpo s e d  6T   SRAM cell d e sig ned  by  way remove  M 6  (PMOS t r ansi s tor  control  WL  for BL  b a r) a nd M 1  (NMO S tran sisto r  f o r  co nne ctio n Q  no de to   grou nd ) a nd  wa s  repla c in g by two NM OS transi s tor i s  calling R ead  Drive r  Tra n si stor (MRA ) a nd Re ad Dri v er  Tran si stor (M RD). Both of these tra n si st ors  cr eate co nne ction bet wee n  BL line s  to grou nd. The  advantag e of removing M 6  from circuit is it can be redu ce d by a factor of two of power  con s um ption  from chargin g . As only on e bit line  is  charg e  du ring  a rea d  ope ra tion not of two  and the line i s  ch arge du ri ng write ope ration abo ut  o f  time (assu m e equ al pro bability of wri t ing  ‘1’ and ‘0’) i n stead of eve r y time when  a write o pera t ion is re quired. The cell area s redu ce  by  one-bit line  and o ne tra n s isto r. The  a d vantage  wh en M 1  tra n si stor bein g  taken a w ay is t he  further redu ct ion  po wer co nsum ption.   If Q content  ‘1’ and Q b a r  ‘0’, both of  me mory no des  will lock each  other  at their  respe c tive vo ltage. Assum e  Q i s ‘0’  and  Q ba r ‘1’,   Q  is floatin g. See the  Figu re  4, the le aka ge  curre n t viatransi s tor M 2 sho u ld be lo wer  comp are of transi s tor M 5  to make  sure Q still stay at ‘0’.  If value ‘1’ need s to write ,  the word li ne is  cha r g e  to V DD ,  sinc e NMOS  t r a n si st or i s   stron g e r  driv er than PMO S  transisto r, no matter is  incu rred whil e  writing a ‘0’ into the cell. The  lack of  the  p u ll do wn  NM OS tran si stor for  memo ry  Q allo ws  writ ing a  ‘1’ i n to  the  cell  ea si ly.  Writing a ‘1’ i s  don e by prech a rgi ng bit  line ‘1’ to V DD . The Purpo s ed SRAM a nd Conve n tio nal  6T SRAM  ha ve a  sam e   way to do  o peration  write  ‘0’ . The bit li ne  BL is di scharge a nd th en  wo rd   line WL i s  ch arge d to V DD .  Alternately, if value at Q node i s  ‘0’ b e fore  read th e value at Q  node s, the bit line is  cha r ge to V DD . The MRD t r an sisto r   wa s turn ‘O N’. T he value  at Q ba r is ‘ 1 ’ so tran sisto r   MRA  wa s turn o n   and  will d r ain  the cha r ge  on the  bit lin e thro ugh  tra n si stor  MRD  to gro und. T hat   means the bi t line has just read a ‘0’.Assume va lue at Q node i s  ‘ 1 ’ and Q bar  will be ‘0’. T he  cha r ge in bit l i ne ca nnot pa ss th roug h fro m  MRD to g r ound b e cau s e of transi s tor MRA is ‘OFF ’.    These te ch ni que s  can  de cre a se  of dy namic po we r co nsumption  to only  40%  to 60%   (be s t ca se / worst case) compa r e of a conve n tional  6T SRAM cel l . Table 2 sh ows the re sul t  of   simulatio n  do ne by Majum dar an d Basu .      Table 2. Power Di ssi pation  betwee n  Pro posed  SRAM  and Co nvent ional 6T SRA M  Cell [37]   Conventional  6T  SRAM  cell  Proposed SRAM  cell  WRITE ‘0’  162µW  0µW  WRITE ’1’  162µW  81µW  READ ‘0’  243µW  162µW  READ ‘1’  243µW  81µW        Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Advan c e s  on  Low Po we r Desig n s for S R AM Cell (La b onna h Farza na Ra hm an)  6069 2.3.  SRAM  Cell For Portable  Dev i ces  This de sign   wa s fo cu s to  redu ce  po we r dissip ation d u ring   write op eration.   Up ad hyay  et  al. wa s  su gg est to i n cl ude  two  more trai l tran sisto r s  (M 7  and M 8 )be t ween  pull  do wn  network a nd  grou nd level for prope r dischargi ng an d chargi ng a bit lines a s  sho w n in Figure 6 [25].          Figure 6. SRAM Cell of Upadhyay et al . [25]      The su b-th re shol d, which is flowing in the ci rc uit during trans i s t or, is  in c u t off  region  can  re du ced   with u s e  the  two p u ll d o wn tran si stors.  Threshold  voltage i n fluen ce th e le aka g e  curre n t in  ci rcuit. When  sub-th re shol d  curre n t is  in crea se, th e thresh old volta g e  is de crea ses.  Becau s e of d r ain ind u ced barrier lo we ri ng (DIBL )  in the MOSFET the drain volt age incre a se s if  the thre shold  voltage de cre a se s. The eq uat ion can be  derived a s  b e low [25, 38]:      ′           ( 6 )     Whe r e,     =  DIBL c o effic i ent,    = thre shol d voltage an d    = drai n voltag e.    The in crea se  the threshol d voltage  by  usin g  two  trai l tran sisto r s h a s  red u ced t he d r ain   voltage with  decrea s e d  su b-threshold  current. De cre a se d sub-th resh old  can  b e  red u ci ng p o w er  dissipatio n. The main fa ct or to e n sure  prop er  fu ncti oning  of SRAM is the  si ze of tran sist ors.   Acco rdi ng to  Thumb  Rule,  the Wi dth ratio of tra n si sto r s  M 5  an d M 3 , M 3  and  M 1 , M 6  and  M 4  an d  M 4 and M 2 , is equal to 1.5.     1 . 5  and  1 . 5         ( 7 )       This  size con f iguration  pro v ides the p r o per  driving v o ltage to trans is tors  for turn ‘ON’  and ‘O FF’  co ndition. Th e  M 7  and M 8 tra n si stors  were  function  to redu ce p o wer dissipatio n  with   cut off the circuit duri ng write ‘1’ to ‘0’ and ‘0’ to ‘1’.  Assu me want  to write valu e ‘1’. Have 2  situat ions, from ‘1’ to ‘1’ or ‘0’ to ‘1’. Node B   must  write to  ‘0’, to get n ode B ‘0’, BL  sho u ld  settin g  to ‘0’an d  a s serting  WL.  Figure 7  sho w s  write ‘1’ ope ration. Situation 1: from ‘1’ to ‘1’ writ e to cell. This is not  possible be cause both no de  B and BL a r e at ze ro p o t ential. Situation 2: from  ‘ 0 ’ to ‘1’ write to cell. In  Upa dhyay et al.  prop osed cell, it is simple  to flip the cell state  from ‘0’ to ‘1’ by b e fore as serting WL, turn  ON  trans is tor M 7  with s e t WS is  ‘1’.      Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 8, August 2014:  606 3 –  6082   6070     Figure 7. Path for Write  “1” [25]      Ho wever, if someon e wa nts to write val ue 0,  then th ere have t w o  situation s , from ‘0’ to  ‘0’ or ‘ 1 ’ to ‘0’.  Nod e  B mu st  write to  ‘1’, to get B n ode  ‘1’ BL shoul d  set to V DD  an d asse rting  WL.  Figure 8  sh o w s write ‘0’  operation. Situation 1:    fro m  ‘0’ to ‘0’  write to  cell. S i nce  nod e B  is  initially high, t herefore this  write pa ttern is  not poss ible. Situation  2:  from ‘ 1 ’ to ‘0’ write to cell.   In   Upa dhyay et  al. propo sed   cell, it i s   simp le to flip  the  cell state from   ‘1’ to ‘0 by  set WS to ‘ 0 ’,  so  that cha r g ed  can not di sch a rge  thro ugh  M 2  to gro und   [25]. The fun c tion of  WS  signal i s  to ma ke s  sure the  right  value of sig n a l and the   ri ght ope ra tion  before  asse rting WL, tra n sition fro m  1 to 0  and 0 to 1 ca n be ea sily allowe d.          Figure 8. Path for write  “0” [25]      The po wer di ssi pation du ri ng write ‘0’ a nd ‘1’  operation is more, causes on e of the two  bit lines of  co nventional 6 T  SRAM cell  should b e   di scharg ed to lo w rega rdle ss written value. In  prop osed SRAM, by control a sign al WS, transisto r  M 7  or M 8  can  be turn ‘OF F ’. Proper  cont rol of  sign al WS ca n avoid any si ngle bit line from being  di scha rge d  du rin g  write  ‘0’ or write ‘1’ mode.  The re sult of comp ari s o n  betwee n  pro p o s ed SRAM a nd co nventio nal 6T SRAM  cell on   different freq uen cy du ring  write  ope ratio n  are  sho w n  at Table  3. During  the  swit chin g a c tivity the   prop osed SRAM cell, dissi pate lower dy namic  po wer.  Comp are to  conve n tional  6T SRAM cel l ,  the power di ssipatio n for propo sed SRA M  cell re du ce d by 12% to 38% [25].      Table 3. Power Di ssi pation  betwee n  Co nventi onal 6T  SRAM and Propo se d SRA M  Cell [25]  Freque ncies  Conventional 6T  SRAM cell  (uW )   Proposed SRAM  celll  (uW )   Percentage decr ease (% )   500MHz 3.95  2.45  38.00   1GHz  6.01  4.97  19.8  2GHz  9.83  8.6  12.8      Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Advan c e s  on  Low Po we r Desig n s for S R AM Cell (La b onna h Farza na Ra hm an)  6071 2.4.  7T SRAM Ce ll  Akashe and Jain proposed the circuit to  reach improvements in  performance,  stability  and  p o wer d i ssi pation co mpared with   a  conventio nal 6T S R A M  cell. T h e  7T SRAM  ce ll is  prop osed for  innovative prech a rgi ng an d bit li ne balanci ng sche me durin g write operatio n and   maximum sta ndby po wer  saving in a SRAM array. Fig u re 9 sho w s  prop osed 7T  SRAM cell [2 6].  The mai n  so urce of  stand by power fo r  a SRAM  cell  is lea k a ge  cu rre nt whi c h th e majo r  comp one nts i s   sub - thresho l d lea k a ge, th e gate  di re ct  tunnelin g le a k ag e a nd th e  reve rse bi ased  band  to ba nd  tunneli ng ju n c tion l e a k age . The  subth r e s hol d lea k a g e , whi c h  is de fined a s   a we ak  inversi on  con ductio n  curre n t of the CM OS tran si sto r  whe n  Vgs < Vth, represe n ts a  signifi cant  leakage  curre n t compo nent  in the off-state [26];       1   ) e           ( 8 )           Figure 9. Pro posed 7T SRAM cell of Akash e  and  Jai n  [26]      From  Equatio n (8), the  V ds  of the MOS F ET influe nce the  su bthre s hol d  curre n t. Whe n   V ds  incre a se, the subth r e s hol d cu rrent  also in crea se. So Anie Jain and Shy a m Aka s he  wa s  addin g  M 5  (a dditional tra n s isto r) to redu ce the sub thresh old curren t [26].        1 .         ( 9 )     From Eq uatio n (9),  we  kno w  the sub thresh ol d lea k a ge cu rrent isprop ortio n al tran sist o r   size. Anie Jai n  and Shya m  Akashe  sug g e st with  scali ng do wn th e  pull do wn  NM OS can  re du ce   the leaka ge current.The BL  voltage also  affects t he le aka ge cu rrent . The leaka g e  current ca n b e   redu ce d by decrea s e the voltage.   Both bit line  sho u ld b e   re store to V DD  fol l owin g a  writ e op eratio n i n  the  conve n tional 6 T   SRAM to ma ke  su re a  su ccessful   read  operation. T he write am pl if ier ci rcuitry  of  ensures t hat  the sel e cte d   bitline is b a ck to a hi gh v a lue  by ge ne rating a  neg ative pulse to pre c h a rge  the  sele cted  bitlin e hig h  afte r d r iving the  bitli ne ‘L OW’  to  write  ‘0’ i n to  a SRAM  cell. The r efo r e, b o th   bit lines (BL a nd BL bar) wil l  be resto r e d  to  high state a fter write op eration [26, 38].  Duri ng the   write  ope rati on, firstly cu t off the feedba ck  co nne ction by tu rn ‘OFF’  trans is tors  N 5 . BL bar carries co mplem ent of the input data. Tra n si stor N 3  is  kept ‘OFF’ a nd  trans is tor N 4   is tu rn ‘ O N’.   The BL  b a r tran sfers th e  compl e me nt  of input  data  to inve rter 2  to  develop  Q, cell data, which drive s  inve rter l and  dev elop s QB. Assume  wa nt to write ‘0’. BL  bar  is kept ‘HIG H’ with negli g ible write powe r  co ns u m ption. Assu me want to write 1. BL bar i s   discha rge d  to ‘0’ with comp arabl e po wer  con s um ption  to a conventi onal write.  The  rea d  o p e r ation f o r  pu rposed S R AM  is  sa me li ke   conve n tional   6T SRAM  cel l  and  N 5   is turn ‘ O N’.  Assu me valu e at Q nod e i s  ‘0’. The  rea d  path con s ists of N 2  an d N 4 , and exa c tly  behave s  li ke  the co nventio nal cell. Assu me value at   Q nod e is ‘ 1 ’. The read  pat h  co nsi s ts  of N 1 ,  N 5  and N 3  tha t  repre s e n ts a  critical  rea d  path [26].  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 8, August 2014:  606 3 –  6082   6072 Anie  Jain  an d Shyam  a k ash e  a r e  u s i ng  CADE NCE for  done  t he  simulatio n  and  the  result sho w   at Table  4  a nd 5.  The  re sult  sho w  th e  pro p o s ed  7 T  SRAM  a 4 5  % redu ctio n in   power con s u m ption du ring  write ope rati on com p a r e  with a co nven tional 6T SRAM.      Table 4. Power Co nsumpti on between  Conve n tional  6T and Pro p o s ed 7T S R A M  cell [26]   Parameter  Power  Co nsumpt ion  6T  2.097mW   7T  1.147mW       Table 5. Lea kage Current b e twee n Co nventional  6T a nd Prop osed  7T SRAM Cel l  [26]  Parameter  Leakage  Cur r ent   6T  2.311mA   7T  1.148mA       2.5.  Cach e De sig n    Aly and Bayoumi pro p o s e d  7T SRAM  cell for redu ce power  con s umptio n du ri ng write  operation. Th e ch arg e  and  discha rge  of a bit  line influen ce po we r con s um ption .  The purpo se   SRAM only u s e BL b a r fo r perfo rms  write operation  and it dep en d on cutting  off the feedb ack  con n e c tion b e twee n the 2 inverters, inverter 1 an d  in verter 2, befo r e a write o p e r ation. Figu re  10   sho w s pro p o s ed 7T S R A M  cell [39].           Figure 10. Aly and Bayoumi’s 7T SRA M  Cell       Aly and Bayoumi’s p r op osed ci rcuit is  same a s  ci rcui t propo se d b y  Akash e  an d Jai n ’s.   Only have  so me differen c e  at  WL  sig nal  betwe en  th ese ci rcuits.  For ci rcuit propo sed  by Aly a n d   Bayoumi, the  WL  sign al is isolate d , whi c h  controls t he tran si stors N 3  and  N 4 . Ho wev e r  ci rc uit  prop osed by Akashe an d Jain’s a r e u s in g only  singl e sign al to cont rol both tra n si stors.           Figure 11. 7T  SRAM –write  operatio n of Aly and Bayoumi pro p o s ed   Evaluation Warning : The document was created with Spire.PDF for Python.