TELKOM NIKA Indonesia n  Journal of  Electrical En gineering   Vol. 12, No. 10, Octobe r 20 14, pp. 7422  ~ 742 9   DOI: 10.115 9 1 /telkomni ka. v 12i8.542 4          7422     Re cei v ed  De cem ber 2 0 , 2013; Re vi sed  Jul y  17, 201 4 ;  Accepte d  Augu st 4, 2014   Single-Event-Upset Mitigation Placement and Routing  Algorithms for Field-Programmable Gate Arrays      Ren Xiaoxi*, Wu Ch u, Din g  Yu  Dep a rtment of Information Sci ence  a nd En gi neer ing, Hu na n Univ ersit y ,   Cha ngsh a , Chi na. telp/fa x:+ 8615 07 481 60 64   *Corres p o ndi n g  author, e-ma i l : chuchu 98 27 @12 6 .com       A b st r a ct   T o  reduc e the  effects of singl e-eve n t ups ets (SEU s) on fie l d-pro g ra mma b l e  gate  arrays ( F PGAs),  w e  propos e a n ti-VPR, an  a n ti-SEU a l gor ithm. T h e Anti- VPR al gorith m  is bas ed o n   VPR, a po pu l a r   plac e m ent an d  routing too l . T he pro pos ed al gorith m  o p ti mi z e s th e F P GA  plac e cost function an d red u c e s   the occ u rre nc e of  errors, s u ch  as  ope n  circuit  error  a nd s hort c i rcui t error, by  co mp utin g th e e rro r   prop agati on  pr oba bil i ty an d n ode  error rate  of the Co nfig urabl e Lo gic Bl o cks. The Anti-VPR al gorith m  i s   imple m ente d   and test ed o n  severa l MCN C  be nch m ark  ci rcuits. Exp e ri ment al res u lts show  that  the   prop osed  Anti- VPR al gorith m  achi eves  a 3 6 .2% gr eat er r educti on  of se nsitive  bits co mp are d  w i th t h e   origi n a l  VPR al gorith m  w i thout  the nee d for extra har dw are  overh ead, u n lik e the traditio n a l  T M R appro a c h .     Ke y w ords :   sin g le- e vent u p se t, VPR, placement and ro utin g ,  critical path d e lay         Co p y rig h t   ©  2014 In stitu t e o f  Ad van ced  En g i n eerin g and  Scien ce. All  rig h t s reser ve d .       1. Introduc tion  To  shorten the devel opment cycl e and  reduce the cost of   modern satellites,  research  and d e velop m ent pe rson nel u s e S R AM-ba s e d  FP GA  extensive l y for re sea r ch and  produ ction.  Although SRAM-ba s ed F P GAs use SRAM cell s to   configu r e lo gic an d intercon ne cts, these   FPGAs a r e  vulnera b le to  the effects  of energetic  particl es,  p a rticularly singl e-event  u p se ts   (SEUs), whi c h cha nge the i r storage  sta t e and re sult  in FPGA function al errors. The s e errors  exhibit features  su ch  a s  t r an sien ce,  ra ndomn e ss, a nd  recoverab ility, which  a r e  calle d  “so f t  e r ro rs .”   R e s u lts  sh ow  th a t  C O T S - b as ed  F P G A  is   wi dely u s ed  be cau s e  of its l o w  co st a nd  the  size limitations of satellites [1, 2]. However,  these advantages make it mo re vulnerable to soft  errors. De spit e using the X ilinx XQV300, an aver ag e of 2.05 single  events [3] per day occu r on  radiatio n-hardene d FPGA  chip s.  SEUs have the mo st se riou s ef f e ct  on ele c tronic devices and  have be come  a critical pro b lem in SRA M -ba s e d  FPGAs.       2. Backg rou nd  Dome stic  an d foreig n sch o lars have p u t  forwa r d a v a riety of solut i ons by  whi c h  to resi st  SEU. The  m o st  rep r e s ent ative metho d  incl ude s th e follo wing:  Triple  Mo dul ar  Re dund an cy  (TM R ) [4], scrubbin g  [5], an d EDAC. T h e  basi c   con c e p t  of TMR i s  th at a ci rcuit ca n be h a rdene d  again s t SEUs by d e si gni ng three  co p i es  of t he sa me  mo dule and buildin g a  majo rity  voting  system fo r t he o u tputs  o f  t he re plicated  circuits.  Although  TM R e nhan ce s  the ability of  the  system to  re sist SE Us, it  also  incre a se s t he  syste m  are a  a nd p o w er con s ump t ion. Scrubbi ng  involves pe rio d ically reloadi ng the entire  conte n t of the configu r atio n  memory. Th e disa dvanta ge  of scru bbin g   is that the  complexity of  the sy stem i n crea se s. E D AC  ca n retrieve a nd d e t ect  errors, but th e re dun dant i n formatio n itself do es  not  have a  self -prote ction fu nction: o n ce  the  FPGA SEU itself suffers  attacks, EDA C  ca nnot  gu arante e  the reliability and  security of the   sy st em.   The a bove  method s a r e  pro p o s ed  from a  hardwa r e p e rspe ctive. Ref. [6] p r opo sed  a  reliability-o r ie nted pla c em ent and  rout ing alg o rithm  named  Ro RA. This  alg o rithm imp o se s  routing  re stri ctions to redu ce  the occu rre n ce  of SEU, thus mi ni mizi n g  the effect o f  SEU-indu ce d   soft errors. Howeve r, this method was  desi gne d fo r TMR-ba sed  circuit s  only a nd is un suita b le  for non -TM R   system s. The  algorith m s  p u t forwa r d i n   [7, 8] add the  reliability factor to the cost  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Single-E v ent -Up s et Mitigation Placem ent  and Ro uting  Algorithm s for… (Ren Xiao xi)  7423 function  of t he  simul a ted  ann ealin g-b a se d  pl acer  and th e Pat h finder-n egoti a ted  con g e s tion  algorith m  ro u t er. In additio n  to timing a nd co nge st io n, soft error i s  a targ et of placement a n d   routing.  Ho wever, the ab ovemention e d  method  re duces SEU  errors only from the vie w  of  detailed placement and  routing i n form ation, an d does not take error  propagation probability  (EPP), whi c h describes the influen ce of  a fault on the gate-leve l  netlist of the  mapped desi gn,  into acc o unt.  This  paper propos e s  Anti-VPR , an anti-radiation algorithm  that calc ulates  the EPP of   each Co nfigu r able L ogi c Block (CLB ), an d then optimi z e s  FPGA CL B location an d the routing  of  resou r ce dire ction s  acco rdi ng to the erro r model, thereby redu cin g  soft errors.       3. Introduction to Error  Modeling  and Error Propagation Probabilit y  3.1. Error Modeling  The  gen eral   stru cture of  i s lan d  S R AM-bas ed  FPGA s  con s i s ts of  a t w o-dime nsio nal  array of prog rammabl e blo c ks, called  CLBs, with ho ri zontal a nd ve rtical r outing reso urce s.  CL Bs   and routin g resou r ces  are  interco nne cted by  a conne ction bo x  while  th e   switch box   is  respon sibl e for co nne cting  wire s. Con n e c tion boxe s  a nd switch b o xes are co nne cted by a se ri es  of prog ramm able interco n nect poi nts (P IP). Fi gure 1  sho w s the archite c ture of  FPGA.   SEUs can ch ange  th e  loo k -u p  table (L UT) or  routin g re sou r ce s, thereby  cha n g ing the   con n e c tion s  of the n e t an d finally resu lting in  a  circuit fault, whi c h i s  i r reversible  without  re- downloadi ng  the config uration bit  stre am inform ation to the F P GA configu r ation regi ste r s.   Therefore, th e anti-radiati on perfo rma n c e of t he FP GA is gre a tly enhan ce d b y  increa sin g   th e   routing re sou r ce s.           Figure 1. FPGA architectu re (con ne ctio n box, CB swi t ch box, SB)      Acco rdi ng to   the anti -ra dia t ion immu nity of  FPGA, th e configu r atio n bits  can  be  divided   into sen s itive and  non -sen sitive bits. S E Us  attack  t he  sen s itive  config uratio n  bits of th e F P GA  and can   cau s e  fun c tion al failure. Non - sensitive  bi t s  will  not affect   the  no rmal operation of  the  FPGA.  Sensitive co nfiguratio n bi ts ca n be fu rther  divided   into  open a nd  short sen s itive  bit  er rors .  (1) O p en Se nsitiv e Error Bit   Con s id erin g that a PIP connect s  two no des, wh en an  SEU occu rs, a PIP  flips up  (from 1   to 0), so that  the net can  be sh orte ned  and an o pen  sen s itivity error o c cu rs. Fi gure  2 sh ows a  sub s et switch , where a, b, c, d, e, and f are f lippe d u p  from 1 to 0 .  These PIPs are op en error   bits .  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 10, Octobe r 2014:  742 2  – 7429   7424     Figure 2. Sch e matic Di ag ram of Open  Sensitive Error Bits      (2) Shor t Se nsitiv e Error Bit   Unli ke op en  error bits, th e 0-to-1 flip cau s e d  by SEUs do es n o t  nece s sarily  cau s e a   sho r t ci rcuit sensitive e r ror.  In Figu re 2,  we  con s id er t w o n e ts, A a nd B, co nne cted by point s c  and  b, respe c tively. At this time, PIP s   b an d  c  ar e   config ure d  to  1,  whe r ea s  a, d, e,  and  f  are  config ure d  to  0. If the SE U  (0  -> 1 )  rol e  in th e  PIP (su c h  as a, d,  e, an d f) is  unu sed,  a  sh ort- sen s itive erro r may occu r. The co rrespo ndi ng PIP is called a short  sen s itive bit.     3.2. Error Propagation Probabilit y   Soft error  rat e  (SER) i s  an evaluation of  syst em anti - radiation ability [9]. SER consi s ts of  two fac t ors :   EPP, which desc ribes the  effec t  of  a  failure on the  gate-level  netlist of the mapped  desi gn, and n ode erro r rat e ,   which is the probability of failure  based on the det ailed placem ent  and routing algorithm.  EPP  varies obviously  acro ss  different desi g ns. Therefore, reli abi lity- oriente d  pla c ement and ro uting algo rith ms alon e ca n not accuratel y  denote the SER of the ne t.  Furthermore,  the ability to reduce soft erro rs by using t hese methods is limited.    Two methods  c a n  be used  to c a lc ulate  EPP:  Monte  Carlo s i mulation  [10] and s t atic   analysi s  [9]. In the Monte  Carl o sim u lati on, an SEU  i s  inje cted p e r iteration for  a se rie s  of in put  sign als. Thi s  method atte mpts to eval uate t he pe rcenta ge of in puts that do  not gene rate  the  expecte d out put. It is usua lly highly accura te, but is  als o  time c o nsuming.   Static analy s i s  meth od  uses  pro bability  theory to  cal c ulate  the EP P of ea ch  error. It is   not suitable f o r FPGA because the  trad itional CAD flow of FPGA inclu d e s  Logi c Optimizatio n ,  FlowM ap, T-VPack, VPR,  Placem ent, a nd Routing  O u tput File s. An LUT-b a sed  method th at can  cal c ulate EP P is prop osed  to calcul ate t he pro bability  of erro r pro p agation in FP GAs.   X.blif is the n e tlist file that is ge nerated  a fter the logi c optimizatio n  of FPGA. We  extract  the logic  function from an LUT and then c a lc ulat e the EPP from the LUT to the  output ac cording  to the st atic  analysi s . Fin a lly, Vpack t ools are u s e d  to pa ckag e  the L U T  an d re giste r  int o  the  logic  of a given s i ze c l us ter.  Our s t udy  uses  a 4-LUT FPGA; LUT EPP is  as  follows :     N E P E P E P O i i a i a )} ( ) ( { ) (                                                                                                              (1)    Whe r e  ) ( ) ( i a i a E P E P  repre s ent s the p r o bability that the i-th inp u t error valu e si gnal is  passe d to th e  output te rmi nal E,  N i s  th e nu mbe r  of i nput  sign als,  O = {1,2, 3 ,… … ， N}, typic a lly   N = 4, and P  (E) is   the EP P when Vpa c k is ma pped t o  each CLB.       4. Anti-v pr Placement a n d Routin g Al gorithm   The pro p o s e d  Anti-VPR algorithm con s ists  of two p a rts: Anti-VPR placeme n t and the  Anti-VPR rout ing algo rithm.  Both parts a r e based on  cl assic VPR to ols.     4.1. Anti-pla cement  In the pl ace m ent sta ge  o f  the VPR [1 1] tool , the to ol ra ndo mly initialize s  a  pl acem ent,  cal c ulate s  an  initial temperature, and th en ent ers the  simulated an nealin g pha se. The algorit hm  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Single-E v ent -Up s et Mitigation Placem ent  and Ro uting  Algorithm s for… (Ren Xiao xi)  7425 sele cts  two  CLB blo c ks,   whi c h   a r e repe atedly  e x chan ged. F o r ea ch pla c eme n t  of e a ch  excha nge,  th ere exists a prob ability  of  wheth e r  or  not to re ceiv e. The p r ob a b ility is ba se d on  both b oun din g  box  and  ti ming  co st. If  a pa rticular  cost i s  le ss th an the  p r evio us  one, t hen   this   placement is  more li kely to be accepte d .  (1)  Reduce Open Sensitiv e  Bit    Each PIP used in a net  may form op en se nsitive  error bit. We  can redu ce  open   sen s itive erro r bit by redu ci ng  the length  of boundi ng b o x. The wirin g  co st functio n  is as:     nets N i y av y x av x i C i bb i C i bb i q Cost Wiring 1 , , ] ) ( ) ( ) ( ) ( )[ ( _                                                                                                  (2)    ) ( i bb x  and   ) ( i bb y are the  length  of x  and   y dime nsio ns  of the  bou nding  bo x of net i.  Where   ) ( , i C x av  and   ) ( , i C y av are th e ave r age   chann el  cap a c ities in th e  x and y  dire ction  of net  i,  r e spec tively.  ) ( i q  is use d  to scale the b o u nding b o xes  to estimate b e tter wire len g th of nets  whi c h have m o re than 3 te rminals.   (2)  Redu ce Sho r t Sensitiv e  Bit  We  can  red u c e the  overla p are a  of two nets  to  red u ce th e num ber of  sho r t  sen s itive  bits. A short error bit is formed when t w o net s p a ss through the  same  swit ch box and a PIP  betwe en two  adja c ent net s is unu sed. If two nets d o  not sha r e a n y  switch  box in their ro utin g  paths, n o  sh o r t error bit i s   asso ciated  wi th them.  Our  goal is to mi n i mize the fo rmation of the s e   error  sho r t bits. Studies  sh ow that redu cing t he overl a p are a  betwe en the bo undi ng boxe s  of the  two n e ts i n  q uestio n   can  a c hieve  this g oal [14].  Ca re fully observin g  the  overla p  area  in  Figu re 3,  we find that the probability of a  short error of ci rcuit between net j and neti i s  nea r zero  because  no  sin k  p o int s  exi s t in  the  overl ap  regi on. Ba se d  on  this analy s is, we  propo se  the  con c e p t  of  node e r ror rate, which refe rs to the circui t fault  cause d  by short erro rs gi ven a  sp ecific layo ut:    ) , ( * ) ( j i q L W NERi                                                                                                                      (3)    Whe r e W a n d  L are the le ngth and wi dth, resp ectivel y , of the overlap are a ,  ) , ( j i q  is the  numbe r of si n ks i n  the ove r lap area of  NET i and NET  j.  NERi  repre s e n ting   no de e rro r rate. The  value of  NERi  is b o th po sitively related  with t he si ze  of the  overlap p ing  area  and th e  numbe r of  sin ks in it .           Figure 3. Red u cin g  Short Sensitive Error Bits      Combi ned wit h  the previous analysi s  of EPP,  we put forward the ne w cost factor  against  radiatio n:      ea overlap_ar   _ j)in  (i, ) ( cos EPPj EPPi NERi t SEU                                                                                             (4)    Whe r e  EPPi  is th e cost fu nctio n  eq ual to th e arith m etic  mean  of the  fault pro pag a t ion  prob ability of all the sin ks i n  net i and  EPPj  is the same p r i n cipl e as  EPPi .  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 10, Octobe r 2014:  742 2  – 7429   7426 Thro ugh  the  above  analy s is, this pa per co nsi ders  no t only the im pact  of timing  and  len g th,  but  also the effe ct caused by SEU soft errors.  The cost fu nction i s  modi fied as follo ws:    ringCost PerviousWi SEUCost WiringCost gCost PerviousTi gCost Ti C ) 1 ( min min                                                                         (5)    Whe r e  gCost ti min  is the differen c e i n  the time delay co st betwee n  two CL B switch es,  WiringCost  is the differe nce in  wire costs, an d  gCost PerviousTi min and  ringCost PerviousWi  are the   delay  co st an d net work  co st, re spe c tivel y  of t he la st p l acem ent. FP GA pla c em en t is a n   NP-h a r d  probl em. Thu s ,   is a factor  that balan ce s the Wiring  Cost and the Ti ming Co st.    4.2. SEU-a w a re Ro uting  Algorithm   The  routing a l gorithm of  F P GAs  is ba sed  on th e Pa thfinder-ne g o t iated [12] co nge stion   algorith m . An  iteration  of t he  route r   con s ist s  of  co nsecutively  ri ppi ng  u p   a nd re routing ea ch n e t.  The co st of using a ro ute reso urce is a functio n  of the current overuse  of that re sou r ce and a n y  overu s e that  occurs in the previou s  router iter ation. Durin g  the  first iteration ,  an overuse  o f   routing  re sou r ce s i s  pe rmit ted, but in su bse que nt  iterations, the  co st fo r this  ove r use in crea se s   until every ne t uses o n ly one net. To re duce the e ffect of SEUs o n  routing al g o rithm s , we a l so  take the anti-radiation di sci plinary facto r   into con s id eration. The co st func tion  of routing re sou r ce   node  N is defi ned a s :    ) ( _ * ) ( * ) ( * ) ( * )) , ( 1 ( ) ( * ) , ( ) ( n SEUCost R n p n h n b j i Critical n delay j i Critical n Cost   node Sum err Num n SEUCost R _ / _ ) ( _                                                                                           (6)    Whe r e  ) , ( j i Critical is the criti c ality of terminal j for  net i;  ) ( n delay  is the  delay cost; a nd  ) ( n b , ) ( n h , and  ) ( n p  are the ba se cost , histori c al conge st ion, a nd pre s e n t conge stion term of  track n,  re sp ectively. The  value of  ) ( _ n SERCost R  is a s soci ated  wit h  the  numb e r of un used PI Ps  throug h which routin g resource n  and  ot her n e ts  ca n be  con n e c ted. Moreover,  ) ( _ n SERCost R   depe nd s on t he num ber  of neighb or n o des of n. It re fl ects the  wh ole ci rcuit se nsitivity as a  sho r t  error.  err Num _  stand s for the  numb e r of PIPs th a t  may fo rm a  sho r t-circuit f ault with  othe r net s.  node Sum _  refers to the  neigh bor n o d e  that can b e   extended to  the prio rity queue. Th e effect of  this routing  causes th e ne t to become  more  sc attered. It also i n cre a ses the  minimum  cha nnel   width, so the  regul atory factor   must be a dded.     As shown in   Figure 4, th e  routing  alg o rit h m ha s t w o  d i fferent path s .  If we  sel e ct  Path1, 2 ) ( _ n SERCost R . If we choose Path2,  0 ) ( _ n SERCost R . In  s u mmary, our Anti-VPR  algorithm  sele ct s P a t h 2 .           Figure 4. Re sult of Anti-VPR Again s t Ra diation       4.3. Algorith m  Flo w   Char t  Figure 5  sho w s the  compl e te CA D  pro c ess of  t he  FPGA c i rcuit. After  l ogi c sy nt h e si s,   w e   obtain the .net format file with EPP using VPAC K tools .  Finally, the Anti-VPR plac ement and   routing al go rithms a r e ru n to redu ce the  system  soft erro r rate.   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Single-E v ent -Up s et Mitigation Placem ent  and Ro uting  Algorithm s for… (Ren Xiao xi)  7427     Figure 5. Algorithm Imple m entation Proce ss      5. Implementation and Ex perimental  Results   The expe rim ent platform i s  ba se d on a  C ento s 5.5 Li nux system.  We mo dify the ope n   sou r ce VP R to te st ou r algo rithm  a nd u s e  M C NC ci rcuits  as te sting  e x amples.  In  this   experim ent, we sele ct so me of the co mbination a l a nd se que ntial  circuits.           Figure 6. The Reliability of Anti-VPR and VPR      Finally, the chann el width,  critical path  delay , and rel i ability of the  prop osed alg o rithm is  comp ared wit h  those  of the VPR algo ri thm. When  t e sting the An ti-VPR algo rithm, we set the  placement co efficient R =  10-5 a nd ro u t ing coeffici e n t   = 0.1; other pa ram e te rs a r e set to   default. The  SEU-mitigatio n evaluation  crite r i on of a  circuit is the t o tal numbe r o f   ) ( _ n SERCost R .  Figure 6 sho w s that the  sensitive  bits o f   each circuit have  differe nt  degree s of redu ction. Ca refu l  observation o f  the result  shows that  the  redu ction of  the sen s itive  bits of the dsi p  is only 1.7 % .  As the  proba bility of erro r  prop agatio n  of the d s ip  it self is  relativel y  low, the  im provem ent i s   not  obviou s . Th e  Anti-VPR a l gorithm  can  re du ce  se n s itive bits b y  36.2%, bu t the imp r ov ed   algorith m  ma ke s the criti c al path del ay and  cha n nel width in crea se corre s pondi ngly. The   experim ental  data are sh own i n  Figu re 8 and  Ta b l e 1. The int e rconn ectio n  delay of FPGA  accou n ts fo r  80% of the  critical  path  del ay, with the d e lay of the switch  box a c cou n ting for the  large s t p e rce n tage of inte rco nne ct d e lay. The Anti-VPR algo rith m adju s ts th e po sition of  the   node s in  a n e t, making th e  net more  sca ttered. Th e chann el wi dth  is the r eby in crea se s, but n o t  to an obviou s  degre e .  0   20000   40000   60000   80000   100000   120000   140000   160000   Sensit iv e    b i ts   A nt i - VPR   VPR A n ti- VP R   98016 137539 101437 74928 69336 57747 95158 98351 91564 VP R   72074 104822 71340 49590 47579 56753 73547 64560 67533 alu4 apex 2 apex 4 b igk e y d if f e q dsip mi se x 3 s298 av er ag e Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 10, Octobe r 2014:  742 2  – 7429   7428     Figure 7. The  Compa r i s on  of Critical Pat h  Delay       The anti-SE U place an d ro uting techni q ue pr e s e n ted  in [8] achieves only 12% to 18%  redu ction in t he num ber o f  sensitive bit s  at the  co st  of a 5% increa se in  criti c al path d e la y.  Furthe rmo r e,  the SEU-a ware routing  algorith m s  pre s ente d  in  [9] result in 11% a nd  19%  redu ction, re spe c tively, in SEU su scep tibility at  the  co st of a 300 % incre a se in cha nnel  wi dth.  The pro p o s e d   alg o rithm   a c hieve s  an e v en  hig her  re ductio n  in  se nsitive bit s   (3 6.2%) o n  ave r age  at a mu ch l o wer chan nel  width  (2%) at  the cost  of  a  21.6% in cre a s e i n  critical p a th delay. All  the   analyses  sho w  that the An ti-VPR algo rit h m ha s  a  co nsid era b le a d v antage in te rms  of se nsiti v e   bits re du ctio n, critical pa th delay, an d ch ann el width. It also  doe s not require ha rd ware  overhe ad.       Table 1. The  Comp ari s o n  of the Chan n e l Width   benchmark  VPR  Channel   Anti-VPR  Channel   alu4 11  12  apex2  13  13  apex4  15  16  bigkey 8  8  diffeq 9  9  dsip 8  7  misex3 13  13  s298 9  10  average  10.75   11      6. Conclusio n    VPR is a pla c eme n t and  routing tool  widely u s ed i n  aca demi c  fields. VPR d oes n o t  feature a n  a n ti-ra diation  effect. This  study anal yze s  the FPGA  soft error  rat e  and the type of  error mod e li ng, adjust s  the placemen t and r outin g algorithm,  and re du ce s the number o f   sen s itive site s.  Compa r e d   with other method s,  An ti-VPR g r eatl y  redu ce s t he n u mbe r   o f   sen s itive bits and  sig n ifica n tly improve s  cha nnel   wi dth and  critical  path d e lay p e rform a n c e.  As  the si ze  of th e FPGA  sh rin k s to na nom e t ers, the   p r op ortion  of FPG A  radiatio n  re sista n ce in th e   circuit d e si gn  be come s in cre a si ngly im portan t. T h e  study of  using FPGA  al gorithm s a s   a  measure agai nst radi ation i s  also cruci a l.      Referen ces   [1]  DE Jo hnso n ,  M Caffre y ,  P  Graham, N  Ro llins, M  W i rthli n .Acceler a tor  Vali datio n  of a n  FPGA S E U   Simulat o r.  IEEE Transactions  on Nuclear Science . 20 03; 50 (6): 2147 –  215 7.  [2]  E Norman d . Singl e Event U p set at Groun d  Level.  IEE E  T r ansaction s on Nucl ear  Scienc e.  199 6;   43(6): 27 42- 27 50.   [3]  Fuller E, Caffrey   M, Blain P, et al.  Ra diati on t e st results  of the Virt ex  F P GA and  Z B T  SRAM for spac e   base d  rec onfi g urab le c o mputi n g . Mil i tar y  a n d  Aerosp ace  Ap plicati ons  of Pr ogramm abl e L ogic  Devic e s   Internatio na l C onfere n ce. 19 9 9 : C2.  0.00 E+0 0   2.00 E-0 8   4.00 E-0 8   6.00 E-0 8   8.00 E-0 8   1.00 E-0 7   1.20 E-0 7   1.40 E-0 7   1.60 E-0 7   1.80 E-0 7   2.00 E-0 7   alu4 apex 2 apex 4 bigk ey d i ffe q dsip mi se x 3 s298 av er ag e   Cr i t ical  pa t h  delay VPR Ant i - V PR Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     Single-E v ent -Up s et Mitigation Placem ent  and Ro uting  Algorithm s for… (Ren Xiao xi)  7429 [4]  Rua no O, Ma estro JA, Rev i rieg o P. A fast  and  e fficie n t techn i qu e to  a ppl y s e lectiv e  T M R through   optimiz ation.  M i croel ectron ics Reli ab ility . 201 1; 51(12): 2 388  - 2401.   [5]  Shub he ndu  S  Mukherj ee, J o el Emer, T r y g g v e F o ssum, et  al.  C a che  Scr ubb ing  in  Micr oproc essors:  Myth or Necessity? . Proceedings of the 10th IEEE Paci fic Rim International S y mposium on  Dep end ab le C o mputi ng (PR DC' 04).  W a shi ngton. 2 004; 6:  37-42.    [6]  L Sterpon e, M Viola n te. A ne w   Rel i a b il it y - or ie nted  Plac e and R oute  Algorit hm for SRAM-bas e d   FPGAs.  IEEE  Trans On Computers . 200 6; 5 5 (6): 732- 74 4.  [7]  Hamid R Z a ra ndi, Se ye d G Miremad i ,  Prad han, Dh iraj K  Pradh an, et al. SEU-Mitigatio n Placem en t   and R outi ng Al gorithms  a nd  T heir Impact in SRAM- base d   F P GAs. Quality El ectronic  D e sig n , 200 7.   ISQED ' 07. 8th Internation a l S y mp osi u m on. 200 7; 7: 380-3 85.   [8]  S Golshan, E Bozorgzadeh.  Single-Ev ent -Upset (SEU)  Aw areness i n  F P GA Routing . Design  Automatio n  Co nferenc e, 44th  ACM/IEEE.  San Di-e go, CA. 200 7; 07: 330- 333.   [9]  Hossei n  Asad i ,  MB  T ahoori. Anal y t ica l  T e chni ques for S o ft Error Rate Modeli ng a n d  Mitigatio n of   F P GA-based Desig n s.  IEEE Transactions  on Very Lar ge Sc ale Integration (VLSI) System s.  20 07;   15(1 2 ): 132 0-1 331.   [10]  Jason C o n g , Kirill Mi nkov ich.  LUT-bas ed FPGA Techno logy M a ppi ng for Re liab ility.  DAC  ' 10 Procee di ng s of the 47th D e sig n  Automati on Co nfere n ce . Ne w  Y o rk. 20 10; 1: 517- 522.    [11] A Marqu a rt, V Betz, J Rose.  T i ming-Driven   Placem ent for  FPGAs. In the Proc. of Int’l Sy mposiom on  F P GAs. Montere y . 2 000; 2: 2 03-2 13.   [12]  L Mcmurchie,  C Ebeli ng.  Pat h   F i nder :  A   Negoti a tio n -Bas ed Perfor ma nc e-Drive n  Rout er for F P GAs .  Fie l d   Programm able   Gate   Arrays . Procee di ngs of the T h ird Inte rnati ona l  ACM S y mp os ium on. N e w   York. 1995: 1 1 1 -11 7 .       Evaluation Warning : The document was created with Spire.PDF for Python.