Indonesi an  Journa l  of El ect ri cal Engineer ing  an d  Comp ut er  Scie nce   Vo l.   10 ,  No.   3 ,  June   201 8 ,  pp.  1070~ 1079   IS S N: 25 02 - 4752, DO I: 10 .11 591/ijeecs .v1 0.i 3 .pp 1070 - 1079          1070       Journ al h om e page :  http: // ia es core.c om/j ourn als/i ndex. ph p/ij eecs   A Low Qu iescen t C ur rent Fast S ettling C apacitor - l ess Low  Drop Ou t Regul ato r Emp loyin g Mul tipl e Lo ops       Suresh  A la pat i ,  Pa tri  S ree hari  R ao   Depa rt m ent   o f  E le c tr onic s   and  C om m unic at ion  E ngine er ing,   National  Inst it ut e  of   Te chno log y ,   W ara ngal,  Ind ia       Art ic le  In f o     ABSTR A CT    Art ic le  history:   Re cei ved   Ja n   15 , 2 01 8   Re vised  Ma r   12 , 2 01 8   Accepte d  Ma r   2 1 , 201 8       Thi s  pap er  pr ese nts  a  f ast  tr ansient  and   low  nois e  c apaci tor - le ss   LDO  using  m ult ipl e  loops.   The  propose d  LDO  expl o i ts  ada p ti ve   bi asing,   bu lk  m odula ti on  and  a  fast  react ing  c ontrol   loop  for  a chi ev ing  high  per form anc e   striki ng  re asona ble   tr ade offs  am ong  quie sce n t  cu rre nt,   tra nsi ent   r esponse  and  stabi lit y .   Th e  pr oposed  LDO  offe rs  a  l oad  reg u l at ion  of  0. 095µ V/m A  while   consum ing  quies ce nt  cur ren t  o f  16  µA .   I t  ex hibi ts  a  lo ad  tr ansie nt   of  134. 23m V  with  a  sett l ing  ti m e  o f  240. 8ns  aga ins t  0  to  100m A  lo ad  var iation   with  40pF  output   ca p ac i tor.   It  ex hibi ts  an  in te gra t ed  noise  of  31. 0 27  pV2  /H z  at   10  Hz   for  a   m axi m um   loa d  cur ren t   of  100 m A.  The   propo sed  LDO  is  designe d  using   0 . 18 - µm   1P6 CMO S proc ess.   Ke yw or d s :   Ad a ptive  biasi ng   Bulk m odulati on   Dropo ut  vo lt ag e   Tel escop ic  am plifie r   Vo lt age  r e gula tor   Copyright   ©   201 8   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   Su r esh  A la pati ,    Dep a rtm ent o f El ect ro nics  and C omm un ic ation   En gin ee rin g,     Nati on al   I ns ti tute o f  Tec hnol og y,   W a ra ng al ,  Ind ia   5060 04 .   Em a il :  su resh.s ie ger @ gm ai l.c om       1.   INTROD U CTION   The  porta ble  de vices  s uc h  as   m ob il e  phon es ,   la pto ps ,  a nd   wireless  sens or s  play   cru ci al   ro le   in  ever y  walk  of  li fe.  These  de vices  com pr ise   sever a l  hig h  pe rfor m ance  analo g   an d  dig it al   su bsy stem s.  Most  of   these   portable  ga dg e ts  bein g  dri ve n  by  batte ry  r equ i re  a  de dic at ed  power  m anag em ent  uni t  consi sti ng  of   dc - dc   conve rters  or   li near   re gu la to rs  that  cat ers  to  the  hete rog eneous  nee ds   of   in div i dual   su bsy ste m s.  L inear   regulat ors   offe r  good  r eg ulati on ,   le ss  outp ut   no ise   in  a  s m al l  fo ot  pr i nt  area  a s  c om par ed   to  it s  s wi tc hin g  counter par t  th ough  the  la te r   enjoys  bette r   eff ic ie ncy  [ 1] .  These  high   per f orm ance  portable  syst em s   on  adv a nce d  proc ess  nodes  dem and   pr eci se  re gu la te d  ou t pu t  v oltage  a gainst   fast  load  trans it ion s  of   the  or der   of  ns   [2 ] .   It  al s o  re qu ire s  m ini m iz ing   the  po wer  sup ply  no ise   over   the  ba nd  of  i nterest .  T he  la r ge  ca pacit or  connecte d  at   th e  ou tp ut  of  regulat ion   unit   hel ps   to  filt er  the  no ise   at   high  f r equ e ncies  but  m ake s  the  regu la tor  sluggish  and  oc cup ie s  sig nifi cant sil ic on s pa ce m aking  it  unf easi ble for  S OC a pp li cat ions [ 3] - [ 4].   These   exter nal ly   com pen sat ed  L D Os  a re  un sta ble  du rin g  a bru pt  loa d  tra nsi ents  du e   to   th e  pro xim i ty  of  outp ut  po le   to  t he  inte rn a l  po le s .  Its  s ta bili ty   is  achieved   th rou gh  a   zer o  ge ner at e d  du e   to   ESR   of  th e   capaci tor .  The  lim it ed  ran ge   of   po s sible  val ues  of  ESR  an d  la ck  of  co ntr ol  on   sta bili ty   for  wide  l oad   curren t   transients  li m its  it s  us a ge  [ 5].  A  pole   zer o  cancel la ti on   sc hem es,  wh e re  a  zero  is   trac ki ng   t he  out pu t   pole   var ia ti on  is  i ntrod uced  in  [6 ]   to  e nsure  sta bi li t y  bu t  it   re quires  a   com pe ns at io n  ca pacit or  of  la r ge  val ue  that   lim it s the b a ndwidth an d  t hus  influ e nces t he  t ran sie nt r es ponse .   The  portable  S oC  ap plica ti ons  disco urage  t he   us a ge  of   e xtern al   ca pacit or  for  L DO   regu la tor  w hic h  le d  to  de velo pm ent  of   on  chi p  LD O  re gula tor .  Mi ll er  com pensat ion   s plit ti ng   pole s  apa r t  yi el ds   a  righ t  hand   plane  ze r o  that   aff ect s  t he  fr e qu e ncy  r esp on se,  po wer  sup pl y  rej ect io n  ( P SR)  c har act eri sti cs  and  sta bil it y  [7 ] .   The  casco de  c om pen sat ion   t echn i qu e  ov e r com es  the  l i m i ta ti on   i m po sed   by  m i ll er  com pen sat ion   te chn i qu e   and   is  su it able  for  high  sp ee d  IC  app li cat ions   [8 ] .  Op ti m u m   powe r  m anag e m ent  req uire s  the  portable  de vices  to  rem ai n  in  st andby  m od e  c on s um ing   lo w  q uiesce nt  c urre nt  du rin g  qu ie t   pe rio ds   wh il e  dr a wing  s uffici ently   Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       A L ow Quiesce nt Curre nt F ast  S et tl ing  C apac it or - Less  L ow  D r op Out Re gulato r  …   ( Sure sh   Al apati )   1071   la rg e  c urre nts  as  pe r  t he  l oad  re qu i rem ents.  Conve ntion al   on  chi p  LD Os  us e  a   sin gle  la rg e   pas s  tra ns i stor  t o  su pp or t  e ntire  range  of   l oad s   unde r  co ns i derat ion .  T his  li m it s  the  perform ance  of   the   on  chip  L D O  at   li gh te r  loads .    The  perf or m ance  of  the   LD O   can  be  im pr oved   by  segm enting  the   pa ss  tr ansisto r  int o  s m al le r  un it s   and  ada ptin g  t he  sam e  to  m a tc h  the  l oad   va riat ion s.   H owe ver   t his  to po l ogy  re ported  i n  [8 ]   s uffer s   f rom   po or   sta bili ty   at  li g h te r  loa ds .  T he   SD   car ds   of   m ic ro con t ro ll er  re qu irea  a  c on sta nt  volt ag e  prov i ded   by   L785 0  su pply in g  a  volt age  of   5v  but   it   is   ta rg et ed  f or   PCB   boar d  [15].  A  hi gh - a ccur acy   an d  r obus t  L ow   Dro p - Ou t   Re gu la to r for  LED  C ontrol a nd Drive r  S OC  appli cable f or  ou t doo r  a pp li c at ion s   [16].   This  pa per   at tem pts  to  i m pr ov e  the  perf orm ance  by  i m pr ovin g  sta bili ty   and   opti m iz i ng   qu ie sce nt   current.   LD O  with  se gm ente d  pa ss  tra ns ist or   is  discu sse d  in  sect i on   2.  Sect io n  3  pr esents  the  prp os e d  regulat or  to polog y  us in g  m ulti ple  loop s .  Re su lt s  are  pr esented   in  sec ti on   4  f ollo we d  by  co nclusi on s   i n  Sect ion   5.       2.   SEGME NTED P AS S  TR A NS IS ROR T O POLOG Y   In   this  sect ion,   the  rep ort ed  c apacit or - le ss  L DO   in  [ 8]  is  rev ie we d  for  it s  ben e fits  and   lim it at ion s.   This  de vel op s   a  fou nd at io n  for  the  pro pos ed  to po l ogy.  Figure  1  sho w s  the  quasi   dig it al   segm ente d  pa ss   transisto r base d  ca pacit or - le s s LDO  repo rted  in  [8].           Figure   1. Se gme nted pass  tra nsi stor base d  ca pacit or le ss  LDO rep or te d  in  [8]       The  m ai n  neg a ti ve  feedbac k  loop  c on sist s  of  transisto rs  in  the  pat h  M2 – M4 – M6 – M7 – M1  re gu la ti ng   the  outp ut  for  lowe r  loa d  c urren ts  w her e   th e  MP1  ser ves  as  pass   tra ns ist or.  T he  sec ond  pass   tran sist or  M p2   that su pport s hea vy loa d  c urr ents is c oupled  b et wee n  e rror  a m plifie r  an d  t he  re gula te d o utput t hro ugh  a  buffer   uni t  a nd  a n  a da ptively   biase d  co ntr ol  unit .  The  a da ptive  bi as  loop  f or  th e  er ror  am plifie r  c om pr ise s  the  l oop  transisto rs  i n  t he  path  M 2 – M4 – M6 – M7 – M1,  w hile  the  a da ptive  bias  f or  the  co ntr ol  un i t  con sti tutes  t he   path   M2 – M4 – M6 – M7 – M 1.   T he  var i ou s  re gu la t ion   par a m et ers  influ e nce d  by   the  increm ental   change  of  t he  loa d  current is  d isc usse d  i n  the  foll ow i ng.   The  co ntr ol  un it s  is  biased  w it h  low  quie sc ent  curre nt  so   as  to  rem ai n  it  in  the  off  sta te   wh il e  the   pass  t ran sist or  Mp 1  is  regul at ing   th e  ou t put  f or  lo wer  load   cu rr e nts.   This  sel ect io n  of  lo wer  bias   cu rr e nt  i m pacts  the  sle w  rate  dr i ve  at   the  gate  of   pass  tra ns ist or  Mp 2  du rin g  la rg e  loa d  c urre nt  transie nt s.  The  la te ncies  involved  i n  the  a da ptive  bias  l oop  delay s  the  ch arg i ng   a nd  dis chargin g  of   t he   gate  capaci ta nce   of  pass  tra ns ist or   thu s  a  prol onge d  overs hoot  a nd   unde rsho ot  with  la rg e  ov e r sh oot  an d  un de rsho ots  is  ob se rv e d.  The  act ion   of   r el inq uis hing  th e  transf e r  of  pa ss  transisto r  MP1  hold  to  MP 2  f or   hi gh e r  lo ad  cu rr e nt  tran sie nts   al so   res ults  in  os ci ll at ion s  over   the  regulat ed  outp ut.  T he   pass  tra ns ist or   Mp 2  becom e  ineff ect ive   durin g  lowe r  loa d  cu r ren t  wh e n  it   is  expect ed  tha t  the  con t ro l  unit   transisto r  pull   the  gate  volt age  to  gro und  t o  Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   10 , N o.   3 ,  June   2018   :   1070  –   1079   1072   increase  t he  dr ive  stre ng t h  of   Mp2.H oweve r, the  i neffect iv eness  of   M p2  resu lt s  in  a   la r ge  un der s hoot   and  ov e rs hoot  with  larg e  sett li ng  t i m e.       3.   DEVELOP M ENT OF  THE  PROPOSE D REGUL ATO R  TOP OLOG Y   The  a rch it ect ure  of  t he  propose d  a dap ti vel y  biased  capac it or   le ss  L D O  is  show n  i n  Fi gure  2. T he   topolo gy  com pr ise s  of   a  te le s cop ic   based   ca sco de   erro r  am plifie r  tran sist ors  M1 - M 6,   buf fer   tra ns ist ors  M12 ,   M13   al on g  wi th  a  s m al l  siz e   pass  tran sist or  Mp2   t o  sup port  lo wer   loa d  cur r ents.  T he   feedback  of   outp ut   vo lt age  t o  the  error   am plifie r  diff e ren ti al   inp ut  is  thr ough   Rf1,   Rf 2  resi stors .  T he  res ponse   to  highe r   load   currents  is  handled  by  a  la rge  pass  tra ns ist or   M p2   c ouple d  to  the  e rror   a m plifie r  thr ough   buf fer   tra nsi stors   M12 ,  M 13.  Th e  con tr ol  un it   com pr ise s  of   M10,  M11   tra ns i stors   switc hes  the  con t ro l  f orm   on e  pass  tra ns ist or   to  the  oth e r  to  regulat e   the  outpu t  once  the  load  c urren t  inc reases  to  a  la rger  value .  The  de ci sion   to  swit ch  th e   pass  tra ns ist ors   op e rati on   is  ta ken  w hile  the  thres hold  li m it   set   by  the  sens e  transistor s  co ns ti tuti ng   M9 , M8   is   cro ss ed .  The  m ul ti ple  sta ge  top ol ogie s  ar e  com pen sat ed  by  a  casco de  com pen sat ion   sta ge  f or m ed  by   capaci tor  Cz ,  al ong  with  a  current  buff e r   transistor  M 4.  The  outp ut  capaci tor  C ou t   is  sel ect ed  to  be  of   40pF.T he  ada ptive  biasing  sta ge  em plo ye d  f or  the  e rro r  am plifie r  an d  c on tr ol  un it   de velo ps   a  operati ng  curr ent  th r ough  the  sta ge s  pr oport ion al   to  l oad   c urre nt  th us   co ns e rv i ng   powe r  duri ng   l ow   l oad   c urre nts.  It  al so  im pr ov e s t he  sle w  rate  dri ve  at  the  gat e of  pass  tra ns ist or a nd th us  s upportin g  t he  tra nsi ent r es pons e .           Figure  2. The   pro po se d  ca pa ci tor - le ss l ow  dro p ou t  regula tor  em plo yi ng  var i ou s  tech niques       A  fa st  reacti ng   path   (Re,Ce )  connecte d  bet ween  the  outp ut  an d  t he  c ontrol  tra ns ist or  un it   c harges   and  d isc ha rg e s   the  pass  transi stor  faste r  an d  thu s  assist s  in  the  fast  set tl ing   of   out pu t  volt age.  T he  inef fici ency   of   pa ss  transist or   Mp 2  to  re gula te   the  ou tpu t  wh il e  the  gate  vo lt age  fall s  below   thre shold   value  is  aug m ente d  by  R1,C b  that  m od ulate s  the  bu l k  volt age  in   add it io n  to  ga te   vo lt age  dr i ve   le ading   t o  be tt er  dr ive  of  th e  pass   transisto r  MP 2  to  s our ce   cu rrent  a nd  re gu la t es  the  outp ut  volt age.   The   detai l  op e rati on  of  diff e re nt  bl oc ks   of  the to po l og y i s  explai ned be lo w.     3.1.     Er r or  A mpli fier C onfigur at i on   The  lo w  quie scent  cu rr e nt  consum ption   ( powe r  eff ic ie nc y)  and   bette r   accuracy  (lo a d  an d  li ne   regulat ion)  are   the  vital   pa ra m et ers  of   e rror  a m plifie r.   It  s hould   survi ve  l ow   sup ply  vo lt age  c onditi on s  wh ic h  occur ac ross th e p ass  tra ns ist or a nd r e j ect  the  supp ly   var ia ti on s  to  the  outp ut.   The  pr opos e d  LDO   us es  te le sco pic  base d  c onfig ur at io n  w it h  NMOS   i nput  pair  tra ns ist or s  (M1 - M2 ).   The  NMO S  i nput   pair   tra ns is tors  with   it s  la r ge  T ra ns   c onduct ance   co ntri bu te s   to   a  high er  band width  r equ i red  for  LD O.   T he  load  of   this  in pu t  diff e ren ti al   pair  (M1 .M2 )   is  a  cur re nt  m irror  loa d  (M 5,  M6).   T he  cas cod e  Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       A L ow Quiesce nt Curre nt F ast  S et tl ing  C apac it or - Less  L ow  D r op Out Re gulato r  …   ( Sure sh   Al apati )   1073   com pen sat ion   config ur at io n  of   tra ns ist or  M 4  al ong  with  Cz   su pp or ts  good  rej ect io n  of   s upply  var i at ion s  on   the  outp ut  an d  al so   facil it at es  the  us e o f  l ow  capacit ance  f or   com pen sat ion.   This  com pen s at ion   te ch niqu e  al so   reduces  t he  Cc   value  as   the  c asco de  str uctu r e  co ntri bute s  a n  inc rease d  tra ns   c onduct anc e  an d  th us   e xhibit ing   a  m ulti plyi ng   eff ect   on  the  ori gin al   capaci t ance  valu e.  Th e  diff e ren ti al   f eedb ac k  lo op   op e rati on  co nst it utes   diff e re ntial   pai r  tra ns ist ors  of  erro r  am plifie r  a nd  it s  loa d  transisto rs  (M 1 - M 6)  dri ving   pass   tra ns ist or  Mp 1  and  fee dback   resist ors  prov i ding  sam pled  vo lt age   to   the   non - in ver ti ng  i nput  of  er ror  a m plifie r.   T he   othe r   feedbac k  lo op   path   co ns ti tut e  erro r  am plifie r  tran sist or s   M1 - M6 ,bu ff e r   transist or s (M 12,M1 3),co ntr ol  unit  transisto rs  (M 10,M1 1),p a s s  transisto r  Mp 2,  an d  thr ough   feedbac k  tran sist or   fe d  bac k  to  diff e ren ti al   pair  input. Th e a da ptive b ia s lo op  m eet s  the d em and   of  inc rease d  cu rr e nt ef fici ency, load   regulat ion  and h i gh slew  rate  requirem e nt  of   the  e rror  a m plifie r  through  ada ptive  biasin g  s ta ge  const it uting   tr ansisto rs( M 1 - M6)  of   error   am plifie r,   bu ff e r  trans ist or s  (M 12,M 13),pass  tra ns i stor  Mp 2  se nsi ng   tra ns ist or s  M9,M8  a nd   M7   m od ulati ng  t he  tai l cur r ent.   This  ada ptive  biasin g  co nf i gurati on  se ns es  the  cha ng e s  in   the  load  c urre nt  an d  al te rs  th e  oper at ing  current  of  the  error   am plifie r  and   th us   rese r ves  the  cu rr e nt   con s um ption   on ly   w hen   require d  i.e.  duri ng  la rg e   load  c urre nts  wh il e  m ai ntain in g  lo w  op e rati ng   c urre nt  for  ste ady  st at e  op e rati on.   This  m et ho d  wh i c h  increases  oper at ing   cu rrents  high  du rin g  lo ad  tra ns ie nts  i m pr ov es  the   tr ansient  re spo nse   of   t he  re gula tor  by  increasin g  t he sl ew  rate  dri ve a t t he  outp ut  of erro r  am plifie r.     3.2.     Bu ff er   C ir cuit Con figur at i on   A  Buffe r  ci rcu i t  in  conven ti onal   LDR  couple s  the  error   am plifie r  and   la r ge   pass   tra ns ist or  to  i m ply  a  low  cap aci ta nc e  and   high  input  resist ance  at   err or  am plifier   outp ut  thu s  s upportin g  er ror   a m plifie r  good  loop   gain  a nd  band width.   In  t he pr opos e d  to polo gy, th e  p ass t ran sist or MP1  t hat sup ports l ow e r  loa d cur re nts fro m  0  to 1m A  is   of   a   dim ension  5.1 6µm X0 .18 µ m   i m pin ges  a   low  val ue  of  node  ca pacit an ce  at   the  ou t put  of   e rro r  am plifie r.  Howe ver,  the  oth e r  pas s  tran sist or Mp 2  is  of   la rg e  dim ensi on i ng   32. 14 µ m   X0 . 18 µm   to  su pp or t  f or  th e  highe r   range  of  loa d  current  f ro m   1m A  to  100m A.   Ther e f or e,  t he   pass  transist or   Mp 1is  dri ve n  directl y  fro m   the   ou t pu t  of  er ror   a m plifie r  wh i le   the  oth er  pa ss  transisto r  w it h  it s  hu ge  siz e  is  isolat ed  fr om   the  sa m e  error  a m plifie r  by  a  so urce  f ollowe r  unit   i.e.  a  bu f fer.  The  re quirem ent  of   switc hing  opera ti on s  be t ween   the  t w o  pass  tra ns ist or s  accor ding  to   the  requirem ent  of   l oad   tr ansients  is  m e t  by  e m plo yme nt  of   a  c ontr ol  unit   com pr isi ng   tra ns ist ors  (M 10,   M11,  an d  M P2 ) .  An   a dde d  ad va ntage  would  be  is  t o  ha ve  a  dynam ic al l y  adap ta bili ty   of   it   in  resp ect   of   loa d  tra ns ie nts  so   that  a  s m oo th  reli nqui sh   ope rati on   be tween  them   i s  done   us in g  a  thr e sho ld lim it  i m po sed by t he  c urre nt  co m par at or unit  co m pr isi ng  transisto rs (M8 ,M9).   Althou gh   t his co nfi gurati on  a ssist s  in  a  go od  respo ns e b ut  t he  la te ncies  in vo l ved   i n  the  l oop  m akes  it   sluggish  res ulti ng   i n  a  great   vo lt age   sho ots   at   the  outp ut.   To  ci rc um vent   this  local iz ed   reg e ne rati ve  c ircuit  com pr isi ng  RC  n et w ork  sho w n  in  Fig ure  2.   It  is  disce rn e d  from   the  Figur e  2.   t hat  the (V sb )   no de  of  c ontr ol  sect ion  is  not  co nnect ed  to  gr ou nd  as   us ua l  but  is  c onve niently   AC   co up le d  to   th e  outp ut  volt age   (Vou t )  th r ough  a   co upli ng  capaci to r  Ce   and  dc   biased  to  gro und  t hroug h  Re .  The  loa d  vari at ion s  at   the  ou t pu t  c ouples   their  cha ng e s   to  the  V gs   of   M11  resu lt in g  in  a  f ast   so urci ng  a nd   sin king   ope rati on s  on  gate  capaci ta nce  of  Mp 2  well   a he ad  of  the   fee db ac k  loop  act ion   to  regulat e  the  outpu t  thus  al lowi ng   MP 2  to  source  la r ge  cu rrents  to  the  outpu t.  T he  sim ul at io n  wav e f or m s  at   diff e re nt  no de s  of  c on tr ol  unit   are  s how n  in  Fig ure  3.  T he  tra ns ie nt  w aveform s  in  se qu e nce   sh ows  the  res pons e  volt age  V11  at   the  gate  of   pass  tra nsi stor  MP2 ,  V SSB  node  volt age  an d  the  con t ro l   el e m ent  cur re nt  IM1 1  with   and   with out  fast  path.   It  r eveals  that  there  is  su dden   increase  in  the  slope   represe nting   f ast   chargin g  a nd   discha r ging   of   the  la r ge  value  of   gate  capaci ta nce  of   pass  tra ns ist or  Mp 2  le ading to im prov e d  t ran sie nt  respo ns e  with  r edu ce d v oltage  v a riat ion s at  the  ou t pu t.           Figure  3. T he  t r ansient  res ponse  of the  contr ol  secti on at di fferent  nodes   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   10 , N o.   3 ,  June   2018   :   1070  –   1079   1074   So   the  re gen e r at ive  act ion   of   fast  reacti ng   pa th  can  dynam ic al ly  adap t  an d  boos t  the  sle w  rate  dr i ve   of   t he  co ntr ol  el e m ent  ov er c om ing   the  ba ndwi dth   li m i ta tio ns  of  a bove  discusse d  a da pt ive  co ntro l  l oop.  A  con ce r n  of  w ort h  noti ng  in  t he  posit ive  fee db ac k  ( r e gen e r at ive)  loop  is  it s  pron e  to  os c il la ti on s  and   diff ic ult   to  re ver t  bac k  of   la tc he d  e ve nts.s o  it   is  ens ur e d  that  t he  lo op  gai n  of  t he  loop  is  neg at iv e  an d  it s  pole s  do  not   interfe re  with  the  m a in  feedb ack  loop  an d  t hu s  c onser ves  the  sta bili ty .  T he  fr e qu ency  r esp on se  for  th e  inn er   loop s how n  i n Fi gure  4  is l ess  than 0 dB a nd  cl aim s the LDO  sta bili ty .           Figure  4.Fre quency res ponse   of in ner  l oop  c om pr isi ng  c ontr ol  unit  and  pa ss tra ns ist or M p       3.3.     P as s  Tra nsisto r  Con fig urati on   Conve ntion al l y  a  la rg e  pass  transisto r  is  use d  in  s upport  of   vo lt a ge  re gula ti on   for  a  wide  range  of  load  c urre nts  transie nts.  T he   la rg e  pass  t ra ns ist or  with   it s  huge   capaci t ance  at   the  ga te   of   pass  t ransi stor  aff ect s  the  L D O  sta bili ty   wh il e  op erated  at   low er  loa d  c urren ts .  H ow e ver,  the  sta bili ty   can  be  su sta ined   pro vid e d  a  hu ge  m iller  com pensat ion  cap aci tor  is  util iz ed  that  re du c es  the  ba ndwi dth   a nd  a vo i ds  the  existe nce  of   dom inant  po le   near   oth e r  pa r asi ti c  po le s.  T his  occ up ie s  a   la rg e  f oot  pr i nt  area  on  si li con.  A   favor a ble  s olu t ion   is  se gm ent at ion   of  pa ss  transist or s .  The   pass  tra ns ist ors  co nf i gurati on  com pr ise s  a  li gh t   load  s upportin g  pas s  tran sist or   MP 1  a nd   heav y  loa d  s uppo rting   pass  transisto r  MP 2  both  c onnec te d  i n  par al le l  betwe en  input  an d  ou t pu t  of  v oltage  re gu la to r.M p1   is  dim ension e d  sm all   (5 . 16 µm X0 . 18 µ m )   to  su pp or t  l ow   l oad  cu rr e nts  wh il e  MP 2  dim ension e d  big   (32.1 4µm   X0 . 18 µm )   f or   s upport  of   la rge  loa d  currents .  T he  R1,Cb  c onne ct ed  at   the  bu l k  te rm inal  of   pa ss  transist or   M p2   t ran s fe r  the   vo lt a ge  va ri at ion s  at   the  outp ut  te r m inal  to  it s  bu lk  le adin g  t o  va riat ion   of  it s  thres hold  w hich  al lo wing  pas s  tran sist or  to  so urc e   m or e curren t t han no rm al  an d reg ulati ng th e outp ut.       4.   RESU LT S   Ad a ptively   co ntr olled  m ult i   loo p  ca pacit or - le ss  lo w  dro p  out  regulat or  is   desig ned   us in g  UMC   180nm   CM OS   te chnolo gy  w it h  a  dro pout  vo lt age   of  200m V  at   m axi m um   10 0m A  lo ad.   It  is  desi gned   to   deliver  an  outpu t  volt age  of   1.6V  f or   a n  i nput  volt age  ra ng e   of  1.4 - 1.8 V  w hile  co nsu m ing   a  total   quie scen t   current  of   16 uA  us i ng   2pF  c om pen sa ti on   c apacit or   a nd   a   relat ively   s m al le r  ou tp ut  ca pacit or   of   40pF  for  sta bili ty .   The  tra ns ie nt  r esp on se  of   t he  pro po se d  re gula tor  is  de picte d  in  Fig ure. 3  a nd   Fig ur e. 4.   T he  ef fect  of   the  inclusi on   of  the  bu l k  m od ulati on  a nd   f ast   reacti ng   pa th  are  s how n  e xp li ci tl y.  It  is  cl early   seen  th at   the   i m pact  of   bu l k  m od ulati on   and   fa st  reacti ng   path  m ini m iz es  the  ov ersho ot  (95.56m V)   and   unde rsho ot   (13 4.23 m V)   volt age  with  c orrespo nd i ng  set tl ing   ti m e  of   4. 35 µs   a nd  24 0.81ns.The   li m ited  s wing  a vaila ble  at   the  gate  of  M P2   t o  s ource   l arg e   cu rr e nts  i n  res pons e  to  ou t pu t  volt age   var ia ti on s  is  su pple m ented  by  bu l k  m od ulati on .   F ur t her  im pr ov e m ent  is  at tribu t ed  t o  the   fa st  r eact ing   path .  It  is  al so  disce r ne d  t hat  the   re gula te d  ou t pu t  volt age  is fr ee  of a ny osci ll at ion s as c om par ed   t o  the  ad a ptively  b ia s low dr opout r egu la to r.       Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       A L ow Quiesce nt Curre nt F ast  S et tl ing  C apac it or - Less  L ow  D r op Out Re gulato r  …   ( Sure sh   Al apati )   1075       Figure   5 .  An  overs hoot  res pons e  for  a  loa d  c urren t  va ryi ng  from  1 00 to 0  m A           Figure   6 .  An  unde rs hoot  respon s e f or the  lo ad  c urren t  va ryi ng   from  0  to 1 00 m A       The  dc  perfor m ance  m e tric s  load/li ne  regu la ti on   dete rm i nes  the   abili ty   of   a   re gu la t or   t o  m ai ntain  a   const ant outp ut  v oltage  des pite t he  cha ng e s in  the s upply o r  load  c urren t c hanges . A   good loa d  re gula ti on /l ine   regulat ion   prot ect s  the  integri ty   of   regulat or.   Figu r e  5  re pr e sents  the  li ne  r egu l at io n  at   load  cu rr e nts  of   100uA  and 10 0m A.           Figure  7 .  Line  regulat ion f or load cu rr e nt  100µA an d 1 00 m A       Id eal ly ,  the  c urves  ove rlay   with  each  oth e r  a ll   al on g  the  c ha ng e  i n  the  in put  volt age  ra ng e  from   1. 7 - 1.8V   tr uly  sig nifyin g  zer o  lo ad  re gu la ti on.  Ho we ver,  the  gap   betwee n  them   po rtrays  a  load  re gu la ti on.  T he   load  regulat ion  of   the  pro pos ed  re gula tor  for  a  loa d  cu rr e nt   of   10 0uA  is  2.1m V/V  wh il e  the  slo pe  is  1.9m V  for  a  heav y  lo ad  co nd it io n  of  100m A.   The   load  regulat io n  for  the  pro pose d  LD O  for  a  load  c urre nt  swep t  betwee n   0  to  100 m A  is s how n  in  Fig ure  8 .       Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   10 , N o.   3 ,  June   2018   :   1070  –   1079   1076       Figure  8 .  Lo a d re gu la ti on fo r l oad  c urre nt va ryi ng fro m  0  to  100 m A       The  out pu t  vol ta ge  cha ng e s  ne arly   0.95 m V  acro s s  the  loa d  cu rr e nt  cha nge  f or m   0  to  100m A. T his   translat es to a  load re gu la ti on  of   0.0 95 µ V/m A.   T he  l oad   re gu la ti on a nd tr ansient  respo nse  volt age  var ia ti on  in   the pr ocess  c orner s  is s how n Fi gure  9  a nd Fi gure  10   re sp ect ively .           Figure  9   L oa d reg ulati on for  diff e re nt corne rs           Figur e  10 . T ra ns ie nt  res pons e  of the  r e gu la t or @ 100m A  f or d if fer e nt c orn ers   (ss - sl owslo w, f f - fastfa st,t t - ty pical ty pical )       The  pro posed  t opology  w hile  su bject e d  to  te m per at ur e  var i at ion s  betwe en   - 40   o C  to  70 o C  resu lt s  in  ou t pu t  volt age  var ia ti on  as  show n  i n  Fi gu re  11 .  T he  var ia ti on  in  t he  ou t put  is  obse rv e d  to  be   1.2m V  at   0m A   load  c urre nt.       Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       A L ow Quiesce nt Curre nt F ast  S et tl ing  C apac it or - Less  L ow  D r op Out Re gulato r  …   ( Sure sh   Al apati )   1077       Figure  11 . Ou t put v oltage  va riat ion   w.r.t tem per at ur e  f or  a  l oad cu rr e nt  of  0m A       The  sta bili ty   of   the   pr opos e d  re gu la to r  is   e ns ure d  by  the   ade quat e  pha se  m arg in  a nd  unit y  gai n  fr e qu e ncy  at   diff e ren t  l oad   c urre nts  an d  it s  va riat ion   with  l oa d  c urren t  is  s how n  i n  Fig ure1 2 .   Fig ur e 10  de picts   the u nity   gai n  f reque ncy  an d  phase  m arg in   at  d iffe re nt  val ue s  of  l oad  cu rr e nt.  T he  fixe d  ta il   current  a ppli ed  t o  the  er r or  am pl ifie r  do m ina te s  over   a dap ti ve   biasin g  cu rrent  in   the   ra nge  of  loa d  c ur ren t  from   0  to   25m A  causin g  the  e rror   am plifie r  po le   rem a in  sta ti c   wh il e  the  ou t put  pole   m ov es  towa rd s  it .  It  r esults  in  va riat ion   of  ph a se  m arg in  betwee n  82. 3 o and   90 o   an d  unit y  gain  fr e quency  var yi ng  be tween  0.5M H z  and   1M Hz.   As  the   load  c urren t  i ncr ease s  ab ov e  25 m A  the  e ff ect   of  a dap ti ve  biasi ng   i nc reases  the  unit y  gain  f reque nc y  and   br i ng s   er ror  a m pl ifie r  pole   in  prox im it y  wi th  outp ut  po le   eff ect ively   dec reasin g  the   ph ase  m arg in  to  78 0   a t   m axi m u m   l oa d  cu rr e nt.  T he   qu ie sce nt  cu rrent  require d  to   keep   the se  po le s  separ at e d  is  relat ively   le s s  an d  thu s  conse rv es   powe r.           Figure  12 .    P ha sem arg in and  unit ygai n fr e que ncy as a  fun ct i on of l oad cu rrent       The  outp ut  noi se  powe r  sp ect ral  densi ty   of   the  pro po se d  L DO   versus  fr e qu e ncy  is  dem on st rated  i n  Figure  13 .  T he   spot  noise   at   DC  f reque ncy  is  30.20 8pV 2  / Hz  a nd   31. 027  pV2  / Hz  at   no - l oad   a nd  f ull - loa d  conditi ons.           Figure 13 . Po w er Spect ral  No i se d e ns it y o f  th e pro posed  L D O             Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   10 , N o.   3 ,  June   2018   :   1070  –   1079   1078   Table  1.   T he  P er f or m ance  Par a m et ers  Com par iso n of t he Pr opos e d  T opol ogy wit h t he St at e o f  Art L DO s   P ar a m e t er   [ 8 ]   [ 9]   [1 0 ]   [ 1 1 ]   [1 2 ]   [ 1 3 ]   This  work   Te c h   0 .1 8   0 .1 8   0 .1 8   0 .1 8   0 .1 3   0 .3 5   0 .1 8   V in ( V )   1 .8   1 .4   1 .5   1 .2   1 .2   2 .0   1 .8   V o ut (V)   1 .6   1 .2   1 .2   1 .0   1 .0   1 .8   1 .6   Un d ersh o o t( m V)   170   110   125   342   140   89   1 3 8 .8 9   O v er s h o o t ( m V )   200   85   65   192   90   129   90   V o u t (pp )   370   195   190   534   230   218   2 2 8 .8 9   I q( m i n)   4 .8   0 .6 1   2 .4   14   27   50   1 .5   Iq( m ax )   6   141   242   14   27   50   16   I   l o ad (m A )   100   9 9 .9 9   9 9 .9   9 9 .9 5   100   99   100   Co u t(pF)   40   100   100   100   80   100   40   Sett.ti m e(µs)   2   10   4   4   2 .5   1 .5   0 .2 6   * F O M( se t t . t i m e )     0 .1 2   1 4 .1   9 .6 8 9 6 9   0 .5 6 0 2 8   0 .6 7 5   0 .7 5 7 5 8   0. 0225   *F ig ure  of  m erit (F OM)  = ∗         The  pe rfor m ance  par am et ers  com par ison   of  the  propose d  topolo gy  with  the  sta te   of   art  LDO s  i s   ta bu la te d   in  Ta ble  1.   T he  pro po s ed  re gula to r  co ns um es  the  lowest  quie sc ent  curre nt  of   1.5  µA  al on g  with  a   sm a ll   ou tpu t  c apacit or   of   40 pF   sim il ar  to  [8 ] .  H ow e ve r,   [ 8]  ex hib it s  a  la rg e  overs hoot   and   unde rs hoot  of   appr ox im at ely  +200  m V  and   170  m V  resp ect ively   with  lar ge  set tl ing   ti m es.  The  dep e nd e ncy  of   ov e rsho ot   and   unde rsho ot   on   the  value   of   quie scent  current,  ou t pu t   capaci tor,   a nd  ste p  cha nge   in  load  cu rr e nt  is   char act e rized  thr ough  a  fig ure  of   m erit   FO M  =  Cou t*Vo ut (pp) /Il oad   .    A   lower   F OM  is  desirab le   f or  porta ble   app li cat io ns .  T he  pro posed  re gu la to r  with  lo west  FO M  of  0.488  de finite ly   i m pr ov es  the   batte ry  li fe  t i m e  of   portable a ppli cat ion s.       5.   CONCL US I O N   The  a dap ti ve   biasin g  te ch niq ue  us e d  for  error   am plifie r   and  co ntr ol  s ect ion   prov i de s  ad diti on al   current t o  thei r   sta ges for t he durat io n of  l oa d  tra ns ie nts  w hi le  u sin g  m ini m al  cu rr e nt at  ste ady stat e op erati on.   This  m ini m al  curre nt  co nse rv es   ene r gy  and  exte nds  batte ry  li fe  ti m e  us ed   in  m ob il e  app li cat ion s.   Additi on al ly ,  i t  al so   s uppo rts  bette r   sle w   dr i ve  at   t he  ga te   of  pass  t r ansisto rs  t hu s   influ e ncin g  t ra ns ie nt  respo ns e.  T he  sel ect ion   of  se gm ented  pass  transisto rs  bas ed  on  the  loa d  cur re nt  dem and   pav e s  the  way  for   si m pler  com pen sat io n  (r e duc ed  com pen sat i on   ca pacit ance )  an d  fast  ch ar ging  an d  disc ha rg i ng   op e rati on   of  gate  of  pass   transist or s   facil it at ing   fast  t ra ns ie nt  res ponse .  T he  c on t ro l   sect ion  tra ns ist or s   outp ut  s wing   lim it at ion s  in   re gu la ti ng  th e  outp ut  is  over powe red  by   the  bulk   m odulati on  strat egy  ap plied   f or  pas s   transisto rs  wit hout  co ns um ing   any  extra  po wer.  The  ina bili ty  of   low  val ue  of   ou t pu t  c apacit or   to  s uppo rt  respo ns e t o  s udde n  l oad cu rrent tra ns ie nts i s fur t her  a ssist ed by a  reg e nerat ive act ion o f c on t ro l sect i on.       REFERE NCE S   [1]   X.  G.  R inc on - M ora   e t  a l.,   “ A  L ow - Volta ge,  Lo w  Quiesc ent  Cu rre nt,  Low  Drop - Out  Regulator , ”   IEEE  J.  Soli d - Stat e   Circuits,  v ol.   33 ,   no .   1 ,   pp .   36 – 44,   Jan .   199 8.     [2]   A.  Maity   e t  al.,   "D y n amic  Sle w  Enha nce m ent  Te chn ique   for  Im proving  Tra n sient   Response  i n  an  Adapti v e l y  Bia sed  Low - Dro pout  Regulator, "   IEE E  Tr ansactions   on  Circui ts  and  Syste ms   II:  Ex press   Brie fs,   vol.   62,   no.   7 ,   pp.   626 - 630 ,   Jul y   2015.     [3]   Vadim  V.  Iva nov,   “ Low  noise  v olt ag e  reg ulator  and  m et hod  with  fast  sett li ng  and   low - power  cons um pti on, ”  U.S .   Pat ent 2014  086 24568  B2 ,   Jan  7 ,   2014.     [4]   C.   J.  Park   e t  a l. ,   "Ext ern al  Ca pac i tor - Le ss   Lo w  Drop - Out  Re gula tor   W it h  2 5  dB  Superior   Pow er  Suppl y   Rej e ct ion   in   the  0. 4 – 4  MH z  R an ge, "  I EE E   Journ al  of   Soli d - S tat e   Circui ts,   vol. 49, no. 2, pp. 486 - 5 01,   Feb .   2014 .     [5]   C.   Sim pson,  “ L ine ar  R egul a tors:  The or y   of  Op era t ion  and  Co m pensa ti on, ”  A ppli cation.   Not e   1148,   Nati ona l   Sem ic onduct or,  Ma y   2000.     [6]   K.  C.   Kw ok  et   al. ,   “ Pole - z ero   tracki ng  fre quen c y  compensat ion  for  low  dropout  reg ulator, ”  I EE E  ISCAS,   Vol. 2 ,   pp. 735 -   738 ,   Ma y   2002.     [7]   S.  Lu  et   a l. ,   "A   Fast  Sett li ng  Lo w  Dropout  Li ne ar  Regulator  wit h  Single   Mill er  Com pensa ti on  Capa c it or, "  Asian   Soli d - State  C irc uit s Confe r enc e ,   pp.   153 - 156 ,   20 05.     [8]   A  Saber kar i  et  al. ,   "O utput - c apa c it orl ess  segm ent ed  low - dropout  volt age   re gula tor  with  c ontrol le d  pass   tra nsistors,"  In te rnational   Journal  of   Circuit Theo ry  and  App lications ,   vol. 44, pp.  460 - 475,   2016 .     [9]   A.  Maity ,   et   al . ,   ”T rad eof fs  awa r e  design  proc ed ure   for  an  ad apt i vely   bia sed  ca p a ci torless   low  dropout  reg ulator  using ne sted   m iller com pensa ti o n”,   I EEE  Tr ans. Power  E le c tro n.   31  (1)  (2016)   36 9 – 380.     [10]   A.  Maity   e t  al. ,   "A   Single - Stage   Low - Drop out  Regul at or  W it h  a  W ide   D y namic  Rang e  for  Gene ri c   Applic a ti ons,"  I EE E  Tr ansacti o ns  on  Ve ry  Lar ge  Scale  Int egration  ( VLSI )   Syste ms ,   vol.   24 ,   no.   6,   pp.   2117 - 21 2 7 ,   June  2016.     Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       A L ow Quiesce nt Curre nt F ast  S et tl ing  C apac it or - Less  L ow  D r op Out Re gulato r  …   ( Sure sh   Al apati )   1079   [11]   G.  Li   et  al . ,   "Cascode d  fl ippe d  vo lt ag e  foll owe r  ba sed  output - c apac it orle ss   low - drop out  reg ul at or  for S oCs,"  2015   28th  IE EE Int er nati onal  S yste m - on - Chip  Conf ere nce   ( SOCC) ,   Beijing, 2015, pp. 3 68 - 373.     [12]   G.  Yu  et  al . ,   "A   FV F  LDO  reg ula tor  wi th  dampi ng - fac tor - cont ro l  f req u ency   compensat ion   for  S OC  appl i ca t ion,"   2014  12th  IEE E   Inte rnational   C onfe renc e  on  Soli d - State  and  Inte grated  Circui t  Technol ogy  ( ICSICT) ,   Guili n,   2014,   pp .   1 - 3.     [13]   Qi  Zha ng  et   a l.,   "Capa citor - le ss   LDR  base d  on  fli pped  vol ta g e   foll ower  with  dual - fe edback   loops,  "  I EICE Electronics  E xpre ss ,   Vol. 14,   No.1 2,   1 – 12 .   [14]   Li ,   Kan  e t  al.,   "A   tra nsient - enh anc ed  low  drop out  reg ulator  wi th  rai l  to  r ai l  d y nami c  impedan ce   attenu at ion   buffe r  suit able  f or  comm erc ial  d esign. "  M ic roel e ct ronics  Journal ,   63   (2017):  27 - 3 4.   [15]   Seno  D   Panja ita n ,   et   a l. ,   "A   Telemonitori ng  T e m per at ure   and  Hum idi t y   a t    Bi o - ene rg y   Proce s s  using  S m art             Phones,"  in  A   T ELKOMNIKA,  V ol. 14,   No. 2 ,   Jun e  2016,   pp.   762~ 771 pp.   128 - 131 .   [16]   Pan  Luwe i  e t  al . ,   "Bipol ar - C MO S - D MO S  P roc ess - Based  a   Robust  and  High - Acc ura c y  Low  Drop - Out          Regul at o r, "  in  A   TEL KOMNIKA,   Vol . 12 ,   No . 2,   Ju ne  2014,   pp.   283 ~290       BIOGR AP HI ES OF  A UTH ORS       Su re sh   Alapati   is  pursuing  hi s  Ph.D.  from   Nati ona l  Instit u te   of  T ec hno lo g y   W ara ng al,   W ara ngal   T elan gana , Ind ia,5060 04.   His  are a  of  r ese arc h  inc lud es  power  m ana ge m ent   IC  design,   ana log   IC  d esign   and  m ix ed  signa l  design .                 Patr i  Sre ehari   Rao   has  obta ined  his  m aste r’s  d egr ee   in  Com m unic a ti on  S y st e m s  fro m   India n   Instit ute   of  Tec hnolog y   Roorke e,   IND IA  and  is  cur ren tly   wor king  as  Associ a te   profe ss or  in   El e ct roni cs  and  Com m unic at ions  Engi nee ring  D epa rtment  a t  Na ti onal   Insti tut e  o f  Te chnol og y ,   W ara n gal.  Mr  R ao’ s  did  his  Ph. D.  in  Pow er  m ana gement  ICs  under   low  volt ag e  envi ronm ent s.  His  rese arc h  int e rests  i n cl ud es  an al og  IC  design ,   m ixe d  signal   IC  design, sensors , a nd  high  spee d   comm unic at ions   for  b ac k  p la n e a ppli c at ions.               Evaluation Warning : The document was created with Spire.PDF for Python.