TELKOM NIKA Indonesia n  Journal of  Electrical En gineering   Vol. 16, No. 1, Octobe r 201 5, pp. 46 ~ 5 1   DOI: 10.115 9 1 /telkomni ka. v 16i1.842 9        46     Re cei v ed  Jun e  24, 2015; Revi sed Aug u st  2, 2015; Accepted Augu st  20, 2015   A 45 nm 6 Bit Low Power Current Steering Digital to  Analog Converter Using GDI Logic      Bhar at H. Na gpara   C.U.Shah C o ll ege of En g i n e e r ing  a n d  T e c hnolo g y , W a dh w ancit y, Gujarat,  India   E-mail: bh aratn agp ara8 3@ g m a i l . com      A b st r a ct  In this p aper,  the d e sig n  a nd i m ple m ent ation  low  pow er curre nt steerin g di gita l to an al o g   converter  in  4 5  n m  tec h n o lo g y  usi ng GDI  Lo gic  usin g T A N N ER T OOL V1 5 is  pres ente d . T h is  architect u r e   gives the  mos t  optimi z e d  re sults in ter m s  of s peed, re soluti on a nd p o w e r. T he de sign ed 6- bit D A C  oper ates w i th tw o supply vol t ages, 1 V a n d  3.3 V. T he  simulati on r e s u lt show s the  transie nt ana ly sis  w a veforms  of  current steer in g DAC. T h e a v erag e p o w e r dissip a tio n  is  364.0 6   μ W .  T he to ol us ed f o r   simulati on  is T ann er S-Ed it a nd T - Sp ice. C o mparis ons  sh ow  that usi ng  GDI logic  co ns ists low  p o w e r a s   compare to the CMOS logic.     Ke y w ords :  CMOS, current-source, TANNER TOOL     Co p y rig h t   ©  2015 In stitu t e o f  Ad van ced  En g i n eerin g and  Scien ce. All  rig h t s reser ve d .       1. Introduc tion    GDI Logi c in  CMOS tech nologi es h a s been u s ed  for low po wer appli c atio ns; also   submi c ron  proce s se s h a ve allo wed  CMOS to a c hi eve low po wer. In a  wi rel e ss  system t h e   quality of the  co mmuni cati on lin k i s  m a i n  criteri a , for  long  dista n ce  tran smi ssi on  it is  ne ce ssa r y  to conve r t analog  sign al into digital si gnal at i nput  side, sa me  as convert di gital sign al into  analo g  si gnal  at output  si de. In this p aper cu rrent  steeri ng  DAC usi ng 4 5nm  tech nology  are   pre s ente d .  CMOS te ch nology di ssi pates le ss  power  com p are to  othe r de sign.  CMOS  architectu re  can b e   ea sily  scaled  do wn   for the   maj o r three   facto r s:   1)  Are a  2) Speed 3 )  Power  [1].   Energy p e rfo r mance requi rem ents  are forci ng d e si gn ers  of  next-g eneration  systems to  explore  app roache s to le ase  po ssibl e  power  co n s umption. Po wer  co nsum ption is m a j o rly  affected by p o we r supply  voltage. Scali ng of po we r  sup p ly voltage is majo r fa ctor to redu ce  power Co nsu m ption.  Th e techni que   to achi eve  ul tra - low po we r i s  to  ope rate  the c i rcuit with   sup p ly voltage less than  threshold vol t age. T he re gion where sup p ly voltage is less tha n   threshold  voltage i s   call ed  sub  threshold  re gion.   Ultra - low po we r  consumption  can b e  a c hi eve d   by operating  digital circui ts at sub th resh old r egio n . Here prop ose d  su b thresh old ci rcuit  is  based  on  G D I (Gate  Di ffusion In put ) te chniq ue.  GDI  techni que  allo ws  redu cin g  p o wer   con s um ption,  delay, are a  o f  the digital ci rcuit  wh ile  ma intaining lo w  compl e xity of logic  de sign a s   comp ared to other CMOS  (Co m plem ent ary  Metal Oxide Semicond uctor) ci rcuits   [2].   Scaling  of po wer supply v o ltage i s  maj o r fa ct or to  redu ce the  po wer con s ump t ion. Sub  threshold  ope ration h a s  gai ned a lot of at tention du e to ultralo w -p ower con s um ption ap plicatio n s   requi rin g  low to medium  perfo rman ce.  It has also been  sho w n  that by optimizing the  dev ice   stru cture, po wer  co nsum ption of digit a l su b thre shold l ogi c  ca n be furth e r minimized  while  improvin g its perfo rman ce.    To ac complish this  task  c i rc uit  with lower  fre que ncy  sho u ld b e  o perate d  in th e we ak  inversi on  re gi on o r   su b thresh old  regi o n . Sub th re shold circuit s  are   very sen s itive  to  p r o c ess  variation s  a n d  temp eratu r e fluctu ation.  The s e,  and  othe r fa ctors, have  to  be ta ken  int o   con s id eratio n  when d e si gni ng circuit s  for sub thresh ol d operation.   The archite c t u ral te chniq u e  described i n  this pap er  sug g e s ts a d e sig n  to mini mize a r ea  and  cap a cita nce  by usi ng  Gate Diffu sio n  Input (GDI ) multiplexer.  As feature si ze of the  CM OS   (Co m plem ent ary Metal Oxide Semico n ducto r) te ch n o logy contin u e s to scale  down, leaka g e   power ha s be come a n  ever-incre asi ng i m porta nt  part  of the total p o we r co nsum ption of a chi p .  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     A 45 nm  6 Bit Low Power  Curre n t Steering Digital to  Analog Con v erter… (Bha rat H. Nagp ara)  47   Figure 1. GDI  Basic  Cell [4]      The G D I m e thod i s  ba se d on  the  sim p le  cell  sho w n i n  Fig u re  1. A ba si c  GDI  cell   contai ns  four terminal s -  G  (the comm on   gate  in put  of  the nM OS a nd pM OS tra n si stors), P  (t he   outer diffu sio n  node of the  pMOS tran si stor), N  (the  outer diffu sio n  node of the  nMOS tran si stor)  and th e D no de (th e   com m on diffu sion  of both  tran sistors).  P, N and D  m a y  b e   u s ed   as  eit her  input o r  o u tp ut port s , de p endin g  on  th e ci rcuit  st ructure. Simple r gate s , lower tran sisto r   co unt,  and lo we r po wer  dissip ation in ma ny impleme n ta tio n s, a s  compa r ed  with sta n dard  CM OS and   PTL desi gn tech niqu es. M u ltiple-in put g a tes can be  impleme n ted  by combinin g several G D I  cell s. The buf fering con s tra i nts, due to possible VT H  drop, a r e de scrib ed in deta il in, as well as  techn o logi cal  comp atibility with CM OS and SOI   [2].      Table 1. Som e  logic fun c tio n s that ca n b e  impleme n te d with a sin g l e  GDI cell   [4]         2. DA C  Ar chite c ture    The Segm ent ed Current- S t eering  archit ecture is  sho w n in  Figu re  2. The a r chitecture is  a  c o mb in a t ion  o f  tw o  p a r ts , th e  MSB is  g o i n g  th ro u g h  th e  th e r mome te r  co d e d  a r ch ite c tur e  and  the LSB i s   g o ing th ro ugh   the Bina ry  Weighted  a r chitecture. Th e i nput n - di gital co de s  are   sent  into buffer to get enou gh a m plitude an d synchro n ized  with the clock. Then the (N-B) bit s  MSBs  are  decode d  by thermo me ter de cod e r t o  re duce t he  glitch a nd a c hieve well ma tching  of cu rrent  sou r ces. T h e  B Bits LSB is given to th e  LSB Delay.  The  signal  after de co ding  will be  co ntro lled  by latch to pu t into current swit ch array  or no t, whi c h  deci d e s  the o u tput cu rre nt dire ction [3-4].  The bi na ry weighted  archi t ecture  is very simple,  but  less  accu rat e . The th erm o meter  cod ed archite c ture i s  very accurate, but the circ uit co mplexity is very high, and i s  com p a r atively  slo w .   The 3-bit LSB are implem ented u s ing  binary weight ed archite c tu re, thus  requi res  only   three  current  so urce s. T h e 3 - bit MSB  is  impl eme n ted usin g thermometer  cod ed archite c tu re,  whi c h  requi re s 7  cu rrent source s. So, total 10  cu rre nt sou r ce s a r e nee ded to   impleme n t 6-bit  DAC, whi c h  is quite lo w as c o mpa r e d  to fully   thermometer  cod ed archite c tu re. The bin a r y  weig hted  cu rrent sou r ce  i s  also  simila r,  but to   com p e n sate  the  del ay of row-col u mn  decode r in   thermom e ter  cod ed curren t source s, the dummy  co mbination lo g i c is p r ovide d ,  which e n sures  that the  digita l input i n  b o th  bina ry  weig h t ed an d the r mometer  cod ed  cu rre nt so urce  rea c h e s at  the swit che s   at the same i n stant.   Evaluation Warning : The document was created with Spire.PDF for Python.
                             ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 16, No. 1, Octobe r 2015 :  46 – 5 1   48     Figure 2. Segmented Curre n t Steering Di gital to Analog Conve r ter      The m a in  bui lding  blo c ks i n  this p r ototype  a r e th e u n it cu rrent  ce lls, Lat che s   a nd the   thermom e ter decode r  de si gn.      3.  Cas c ode  Cu rrent Sour ce   w i th T h ick  Oxide La y e r Cas c oded S w i t che s   The  cu rre nt cell configu r ati on u s e d  he re  is  a thick  oxide laye r tra n s isto r fo r the  swit ch   Ca scode [5] .   The low voltage hea droo m proble m  in 45-nm techn o logy can b e  solved usi n g  a   thick oxide l a yer tran sist or fo r the  switch  casc ade [5]. This thick  oxide layer trans i s t or c an  operate  with  a high er  su p p ly voltage u p  to 3. 3 V.  Hen c e th e v o ltage h ead room i s  in cre a sed   signifi cantly. Care  shoul d  be taken to p r event the  voltage at the  drain of t he swit chin g  tran si stors  from in crea si ng b e yond  the m a ximum  su pply volta ge in  45 -nm  tech nolo g y i . e. beyond  1  V.  Method s u s e d  to keep th e voltage at  the drain  of  the switchin g tran si stor  belo w  1 V a r e   explained  b e l o w.   The  d r ai n voltage  of t he  swit chin g  transi s to r  can  be  held   con s tant by u s ing   a   voltage reg u l a tor. The vol t age re gulato r  (Ze ner di od e) is  con n e c ted in pa rallel  such that the  voltage at th e drai n re ma ins b e low  1  V, but  its un kno w n le aka ge current fl ows thro ugh  th e   output of  the  DAC. T h e  out put current  of  the  cu rr ent steering  DAC sho u ld be pro portion al  to   the   input co de   [5] .           Figure 3. Ca scod e Cu rrent Source with  T h ick Oxide La yer Ca scode d Switche s  [5 ]      A novel impl ementation  of a GDI  DFF i s  sho w n in Fi gure  4. It is b a se d on th e Maste r - Slave con n e c tion of two  G D I D-Lat che s . Each lat c h  consi s ts  of fou r  ba si c G D I cells, resultin g  in   a simple  eigh t-tran sisto r  st ructu r e. Th e comp one nt s  of the circuit can b e  divide d into two m a in  c a te go r i es :  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     A 45 nm  6 Bit Low Power  Curre n t Steering Digital to  Analog Con v erter… (Bha rat H. Nagp ara)  49 (a)  Bo dy  g a t es   – re spo n si b l e for the stat e of the circui t.  These gate s  are controlle d by the Clk sign al and create two alte rnative path s : one for  transpa rent  state of the  la tch  (when  th e Cl k  i s  low  and th e  sign als  are p r op agating  thro u gh  PMOS tran si stors),  and  a nother for th e hol ding  st a t e of the l a tch (whe n the   Clk is high  a n d   internal valu e s  are m a intai ned du e to co ndu ction of the NMOS tra n s isto rs).   (b)  I n ve rt er s  (marke d by ×) – re spo n si b l e for maintai n ing the com p lementa r y value s  of  the intern al si gnal s and th e circuit outp u ts. An additi onal impo rtan t role of inverters i s  bufferi ng  of the internal  signal s for swing resto r ati on and imp r o v ed driving a b ilities of the outputs.       Figure 4. GDI  D-Flip -Flo p impleme n tatio n       This pa rtition  to categori e s ca n be hel pful for unde rstan d ing of  circuit ope rati on and  optimizatio n.  As can b e  se en, in bo dy g a tes the   tran smissi on  of the sig nal i s  p e r forme d  throu g h   the diffusi on  node s  of the  GDI  cell s. It might cau s e  a swin g d r op  of VTH in th e outp u t si gn als.   This p r obl em  is solved by  the internal in verters  in thei r buffer role. Perform a n c e  optimizatio n of  the pro p o s ed  circuit  can  b e  perfo rme d   by adju s ting t he tran si stor  sizes  (a s  swe ep pa ram e ter in   simulatio n ) to  obtain  a  min i mal po we r  d e lay produ c t.  This procedu re i s  ite r ative  and  contain s  a   seq uen ce  of sep a rate size   adjustme n ts:   (a) First, the   same   scaling  facto r  i s  o b tained  for all t r an sisto r s of  the  circuit  (bo d y gate s   and inverte r s).    (b) Secondly,  iterative  size  optimization s   a r e  applie d  se parately to inverte r s a nd bo dy  gates  (mo s tly by oppo site shifting of th e scali ng fa ct ors  aro und t he “o peration  point” foun d  in   (a)), while ta rgeting the mi nimal po we r-delay pro d u c t.  (c) F o r  high  l oad  req u irem ents, a n  a ddit i onal  optimization can   be  sep a rately pe rforme d   on the inverte r  of the Slave latch.   The rel a tively compa c t structure of the pr opo se d DFF, containi n g  18 tran sist ors  (with   the inverter for com p lem e ntary value of D), make s it an efficient  alternative fo r obtainin g  the  combi nation  of low are a  a nd high p e rfo r man c e [6].      4. Binar y -to-Th e rmomete r   Deco der    The Bina ry to therm o met e r de co der i s  used to  co n v ert N bit bin a ry input into  2 N  – 1   Therm o mete r code d output  lines.         Figure 5.  3-b i t Binary to Therm o mete r De cod e r  Evaluation Warning : The document was created with Spire.PDF for Python.
                             ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 16, No. 1, Octobe r 2015 :  46 – 5 1   50 In this im ple m entation, 3   bits a r e  co nverted i n to the  7 bit th erm o meter  co de.  The 3  bit  binary to 7 bit  thermom e ter bit deco der  a r e sho w n  in fi gure. It req u ires two input  and three inp u t  AND gate  an d OR gate fo r Impleme n ta tion. This  logi c gate s  are Impleme n ted  usin g GDI Lo gic  [7].   Figure 6 sho w  the re con s t r ucte d sin e  wave  of the segmented  DAC and Figu re  7 shows  its FFT sp ect r um from Fi g u re 7, the m easure d  SFDR is 77  dB. The mea s u r ed  averag e po wer  dissipatio n is  364.06  μ W.           Figure 6: Sine Wave Outp ut of 6-bit DAC        Figure 7. Fast Fourie r Tra n s form of Sine  wave output  of 6-bit DAC      Figure 8. DNL & INL Plots of 6-bit DAC      Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     A 45 nm  6 Bit Low Power  Curre n t Steering Digital to  Analog Con v erter… (Bha rat H. Nagp ara)  51 The mea s u r e d  respon se ti me is 672 p s  and settling  time is 72 ps. Figure 8 sh ows the  DNL a nd I N L plot s. As  sho w n, th e  measur ed  DNL  and  INL  are 1.0  LS B and  0.8  L S B,  respe c tively, whi c h i s  q u ite a c ceptable   in term s of  m onotoni city condition. T abl e 2  summ ari z e s   and comp are s  the sim u lati on re sult s of 6-bit segm e n ted DA C with  previou s  impl ementation s .  It  sho w s that  DAC i s  u s in g  GDI lo gic im plementatio n  Co nsume  lo w p o wer the n  the  DA C u s ing   CMOS       Table  2. Summary and  compa r ison of simulatio n  re sults of 6 - bit dac d e si gn s  Parameter  This  Implementa tion   (G DI LOGIC)  Chen  et  a l  [ 8 ]   Resolution  6 bit  6 bit  Technolog y  45 nm- G DI   90nm CM OS   DNL   1.0 LSB  0.05 LSB   INL  0.8 LSB  0.07 LSB   SFDR   77 dB  41.54 dB   Average po w e r  Consumption   364.06 uW   8.32mW  Suppl y  Voltage   1 v & 3.3 v  1.2 v & 2.5 v  Response Time   672 ps  --   Settling Time  72 ps  --       5. Conclu sion   This imple m ented DA C provide s  de sired level of accura cy with very low powe r   con s um ption.  In any  appli c ation s   with t he r equi rem e nt of hig h  sp eed  and  accura cy, this  DAC   can  be u s ed.  Some Co mp romi se with t he DNL & INL then the  CMOS is ob se rved but u s in g  some  spe c ial  Curre n t Calib ration Te ch ni que it can b e  remove d.      Referen ces   [1]  W i kner J Jac o b. Studi es on   CMOS Dig ital- T o-Analog C o nverters ǁ . Diss e rtation T hesis . Linkö p i ng,   S w e d en Li nkö p in g. Dep a rtment of Electrica l  Engi neer in g L i nkö p in gs Univ ersitet; 2001.    [2]  Arkadi y M o rg e n shtei n , Ale x a nder F i s h , Isra il A W a gner.  An  Effi ci en t Im pl em en ta ti on o f  D -  fl ip -fl op  usin g GDI T e chni que . IEEE. 2004.  [3]  W e i-She ng Ch eng, Min- Han  Hsieh, Sh uo-H ong  H u n g , Szu-Yao H ung,  Charl i e C hun g - Ping C hen . A  10-b i t Current- S teerin g DAC  for HomePl ug  AV2 Po w e r lin e Co mmu n icati on Syste m  in 90n m CMOS.   Graduate Instit ute of Electron i cs E ngin eeri n g ,  IEEE. National T a i w a n  Un iv ersit y , T a ipei,  T a i w a n . 201 3.  [4]  B y u ng- Do Y a n g  a nd B o -Seo k Seo. 1 0 -Bit  200-MS/s  C u rr ent-Steeri ng  D A C Usi ng  Dat a -De pen de nt         Current-C ell C l o ck-Gating.  ET RI Journa l.  201 3; 35(1).   [5]  Z i te Sha l aka   E, Beek P C W ,  Briair e Jo ost, Hegt JA,  Ro ermun d  AHM.   Scal ing  a  Di gital-to-A nal o g   Conv erter from CMOS18 to CMOS090.  In Pro Risc. 200 5.  [6]  R Jacob B a ker .  CMOS Circuit Desig n , La yo u t  and Si mul a tio n .  T h ird Editio n. W ile y  P ubl ic ation. 19 64 :   1-31.   [7]  Rahmi H e zar,  Lars Risb o , Hali l Kip e r, Moun ir  F a res, Baher H a rou n ,  Gangad har  Burra, Gabrie l  Gomez.  A 1 1 0dB S NR  an d  0.5 m W  C u rre nt-Steerin g  A u dio  DAC  Impl emente d  i n   4 5 n m  CMOS ǁ .  ISSCC. 2010.   [8]  Ren- Li C h e n ,  Soon-J y h  C h a ng. A  6-bit  Cur r ent-Steeri ng  DAC  w i t h  C o m pou nd  Curre nt  Cel l s for B o th   Commun i cati o n  a n d  Ra il-to- R ail  Vo ltag e-S ource  Ap plic ations.  IEEE  T r ansacti ons  on  Circu its a n d   System s-II: Express Briefs.  2 012; 59( 11).         Evaluation Warning : The document was created with Spire.PDF for Python.