Indonesi an  Journa l  of  El ect ri cal Engineer ing  an d  Comp ut er  Scie nce   Vo l.   13 ,  No.   2 ,  Febr uar y   201 9 , pp.  485 ~ 491   IS S N: 25 02 - 4752, DO I: 10 .11 591/ijeecs .v1 3 .i 2 .pp 4 85 - 491          485       Journ al h om e page :  http: // ia es core.c om/j ourn als/i ndex. ph p/ij eecs   Impl emen tatio n  of an  ARM - Based  sy s tem  u sing a  X ilin x    ZYNQ S oC       Omar  S alem  Baa n s, Asr al  Bahari  Jambe k   School  of  Mi cro el e ct roni c Engi n ee ring ,   Univ ersiti  Mal a y s ia Perl is ,   Perl is,  Ma lay si a       Art ic le  In f o     ABSTR A CT    Art ic le  history:   Re cei ved   Sep  24 , 201 8   Re vised  N ov   2 5 , 2 018   Accepte d  Dec  9 , 2 018       ARM   proc essors   are   wid ely   us ed  in  embedde d  s y stems .   Th e y   are  ofte n   implemente d  as  m ic roc ontrol l er s,  fie ld - progra m m abl e  gat e  arr a y s  (FP GAs)   or  sy st ems - on - chi p.   In  thi s  pape r,   a  var i ety   of   ARM  proc essor  pla tform  implementa t ions  are   r evi ew e d,   such  as   implemen ta t i on  int o  a   m ic roc ontroller ,   a  s y s te m - on - c hip  and  a  h y b rid  ARM - FP G A  pla tform.   Furthermore,   th e  implementa t io n  of  a  spec ifi c  ARM   proc essor,  the   Corte x - A9  proc essor,  int o  a  s y stem - on - chi p  (SoC)  on  an  FPGA  is   discussed  using   Xili nx’s  Vivado   and  SD K  soft ware   s y st em  and  exe cu ti on  o n  a  Xili nx     Z y nq   Board .   Ke yw or ds:   ARM   Cortex - A9   SDK   So C   Viva do   ZYNQ  boar d   Copyright   ©   201 9   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .     Al l   rights re serv ed.   Corres pond in g  Aut h or :   Om ar S al e m  B aans,   School  of Mi cr oelect ronic  E nginee rin g,   Un i ver sit i M al ay sia  Per li s,  Pe rlis, Ma la ysi a.   Em a il : o m ersal i m 49 01@ gm ail.co m       1.   INTROD U CTION     Currentl y,  em bedde d  syst em s  are  us ed  in  va rio us   ap plica ti on s  s uc h  as  a uto m oti ve,   c onsu m er   el ect ro nics  a nd   syst e m   con tr ol .  Em bed ded  s yst e m s  per f orm   ded ic at ed  functi ons  an d  a r e  norm al l y  s m al l  and   cheap.  I n  de ve lop in g  a n  em b edd e d  syst em   f or   a  s pecific  app li cat io n,   the  m ai n  design   c on si der at io ns   a re  th e   syst e m  h ard wa re,  the a pp li cat ion  s of t war e a nd  t he  cost.  Th e sp eci ficat ions of  th e h a rdw are inclu de  the   syst e m   desig n,   operati on  sp ee d,  m e m or y,  com m u nicat ion   i nterfac es  an d  powe r  co nsum ption .   A n  em bed de d  syst e m   can  be  im ple m ented  as   a  m icr oc ontrolle r   ch ip,  as  i n  [ 1]  an d  [ 2].  Howe ve r,   a n  em bed de d  syst em   can  al so   be   dev el op e d  i nto a sy ste m - on - c hip   (SoC)  for h igh e r per form a nce  [3 - 4].   Fo r  im pr ove d  flexibili ty ,  an  e m bed de d  syst e m   m a y  be  i mp le m ented  into  a  fiel d - pro gra m m able  gate  arr ay   (FPG A )   chip.   O ne  of   the  popul ar  proces sor  ty pes  em plo yed   in  em bedded   syst em s  is  the    ARM p ro c esso r.  T he ARM   process or is wi de ly  u t il ise d  by  r esearche rs  i n  S oC  dev el op m ent [3 – 7].   This  pap e r  is   orga nised   as   fo ll ow s .  Sect ion   2  discu sse s  seve ral  m ic r opr ocess or - bas ed  syst em s,    wh il e  Sect io n  3  prese nts  the   desig n  m et hodo l og y  i n  im p lem enting  an  ARM  Corte x - M9  proc esso r - bas e d  syst e m   in  an  FPG A.   I n  Sect ion   4,  the  ex pe rim ental  resu lt s  are  analy sed  an d  disc us se d.   Finall y,  Sec ti on   5  con cl ud e s the   pap e r.   Ther e  ha ve  be en  m any  stud ie s  on   t he  im ple m entat ion   of  A RM   pr oce ssors   into  FP GAs.  This  sect io n  will   discuss   a nd   el ab orat e  on  the  existi ng   desig ns .  T he   Alte ra  So C  is  on e  e xam pl e  of   a  heter og eneous  m ul ti pr ocess or  (H et er o - MP )  [8 - 9],  as  il lustr at ed  in  Fig ur e  1.   It  is  integrat ed  with  a n  AR M - base d  ha rd - cor e   process or   a nd   an  FP GA   fabric.  Seve ral  Nios  II   soft - c or e  proces sors  can  be  i m ple m ented  into  the  F PGA  an d  com m un ic at e w it h  the  A RM   process or.    Anothe r  FP G A  boar d  that  im ple m ented  an  Heter o - MP  was  disc us se d  in  [1 0].  A  X il inx   Virtex 5  ML505  boar d  [11]  was  us e d  for  the  de velo pm ent  of   the  a rch it ect ure  as  sh ow n  in  Fig ure  2.  T he  FP G A  wa s   base d  on a proce ssing   uni t t hat includ e d  3 P U  arc hitec tures : PU1   reali sed t he  m ic ro ar ray i m age en ha nce m ent;  Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   2 ,  Fe bru ary 2 019   :   4 85   –   491   486   PU2  com pu te d  the  m ic ro arr a y  i m age  addre ssing ;  an d  P U 3  us e d  sp at ia l  par al le li sm   fo r   i m age  seg m e ntati on.   The  hard war e  arch it ect ure  is  sh ow n  in  Fig ure  3.  Eac h  c us tom   pr ocessi ng   el e m ent  fr om   the  pro pose d  de sig n  was  c onnected   to  a  fast  sim ple  li nk   (FSL)   da ta   bu s  a s  a  co process or   f or   t he  s of t - c ore  Mi cro Bl aze  10 0 - MH z   m ic ro process or.           Figure  1.  A rr ia ® V S oC Deve lop m ent K it  fr om   Alte ra [8]       Figure  2 .  Xili nx  bo a r d Virtex 5  ML 505  [ 11 ]             Figure  3 .  Syst em  d esi gn   blo c k diag ram  f or [1 0]       In   [12],  the  a uthors  pro pose d  an  em bed de d  r obot  c on t rol le r  base d  on  an  ARM  a nd  an  FP G A.    The  c ontrolle r   was   im ple m e nted  us i ng  a  hi gh - sp ee d  a nd   high - proce ssing - ca pab il it y  ARM  m ic ro co ntr oller   and  a   flexible  and  pa rall el - co m pu ti ng   FP G A.   Fig ur e  4  shows  the  m ai n  structu re  of  th e  co ntr oller,  w her e   a   flexible  sta ti c  m e m or y  con tr oller  was  use d  to  connect  the   ARM  m ic ro con t ro ll er  wit h  the  FP GA.  A ddit ion al   com po ne nts  use d  in   the  co ntr oller  syst em   include d  a  joint  t est   act ion   gro up  (JTAG ),   a   unive rsal  sync hrono us  asy nchron ous  receiver   tra nsm itter  (USAR T),   a  unive rsal  serial   bus  ( U SB)  an d  a  ge ne ral - pu rpose  i nput  a nd  ou t pu t  (GPI O).  The  ARM  m ic ro c on tr oller  was  use d  as  t he  m ai n  con tr oller,  wh il e  th e  FPGA  was  us e d  to  con t ro l  the  se rvo  m oto r.   T he  r obot  co ntro ll er  wa s  i m plem ented  and   te ste d  on  a  6 - de gree - of - f reedom     rob ot ar m .     Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Impleme nta ti on  of an ARM - B as e d  syste m us ing   a  X il inx ZY NQ SoC  ( O m ar S alem  Baa ns )   487       Figure  4 .  Ma in  stru ct ur e  of th e co ntr oller [1 2]       In  [ 13 ]   a nd  [14],  a  Bi oS er ve r  was  util ise d  t hat  c on sist e d  of  tw o  sepa rate  ph ysi cal   bo a r ds.  T he  first  par t  use s  a  Xili nx   ML5 10  E m bed ded   Dev e lop m ent  Plat fo rm .  This  was  the  basis  f or  th e  e m bed de d  s yst e m   with  tw o  P owerPC   44 0  m ic ro process ors  cal le d  Bi oSy s.  T he  sec ond  pa rt  wa s   cal le d  the   B iom e tric al  Com pu ta ti on   Un it   (BioCU ),  an d  it s  m ai n  com po ne nts  in cl ud e d  fou r  dig it al   sign al   pr ocess or s ,  tw o  of  w hic h  wer e  fixe d - poi nt  (CP U 0  a nd   CPU1)  a nd  tw o  of   w hich  we re  fl oating - po i nt  (FPU 0  a nd  FPU1),  as  sho wn  in   Figure  5.  T he  detai ls  of  th e  Bi oS er ver  de vi ce  are   prese nted  i n  Fi gure  6.  The  Bi oCU  bo ard  wa s  inserte d  into   on e  of t he  PC I 32 - bit slots  on  the ML5 10 Bi oS ys  platfo rm .            Figure  5 .  Vie w  of the  Bi oS e rver  dev ic e  [13 - 14]           Figure  6 .  Bl oc k diag ram  o f  th e Bi oS er ve r de vice   [13 - 14]     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   2 ,  Fe bru ary 2 019   :   4 85   –   491   488   Xili nx   All - Pro gr am m able  So Cs  (A P  So Cs )   are  proces sor - centric  platfo rm s  that  of fer  so ft war e ,   hard war e   an d  I/O   program m abili ty   in  a  sing le   c hip  [ 15] .  T he  Zy nq - 7000  fam i ly   i s  bas ed   on   A P  S oC   arch it ect ure.  T he  arc hitec ture   is  div ide d  int o  tw o  pa rts:   th e  processi ng   s yst e m   (P S)   an d  the  pro gr am m able  log ic   (P L ),   as  sh ow n  in  Fig ure  7.   The  P S  is  the  m ai n  pr oc essing  un it   and   incl ud es  c om po nen ts  su c h  as  an   ARM  Co rtex - A9  proce ssor,   on - c hip   m e m or y  a nd  va rio us   per i ph e rals.   The  PL  c ons ist s  of   a   num ber  of   hard war e  acce le rator s  a nd   a   par ti al   reco nfi gurati on  re gio n  ( PRR )  co nt ro ll er.  Be twe en  the  PS  an d  PL,     an  inte rcon necti on  is  u se d  t o  a ll ow  the  syst em   to co m m un ic at e.            Figure  7 .  A rch i te ct ur e  of   a X il inx   ZY NQ  bo a rd [15 ]       Seve ral  existi ng  proces sor - ba sed  syst em s   hav e  bee n  re view ed  an d  disc us s ed  in  this  sect ion.  Table  1  su m m arises  the  fin dings.  From   Table  1,   i t  can  be   seen   that  an  ARM   process or  wa s  us e d  in  [ 8 - 9] ,  [12]    and   [15].  T he  ARM  in  [ 15 ]   ha d  a  dual   AR M  cor e,  wh il e  the  [8 - 9]  and   [ 12 ]   boa rd s  ha d  on ly   one  AR M  c or e,   oth e r  tha n  t he Nios  II pr ocess or.       Table  1.  C om par iso n of Existi ng A RM   Proce sso r  Based  Sys tem   Featu res   Year   Architectu re   Platf o r m   Proces so r   So f tware   [ 8 ],  [ 9 ]   2015   Micr o co n troller   Altera  Bo a rd DE2 - 70   ARM Co rtex - A9  a n d   Nio s II   Qu artz   [ 1 0 ],  [ 1 1 ]   2011,   2 0 1 2   Micr o co n troller   Xilin x  Bo ard  Virtex5  M L50 5   So f t - co re  Mic ro Bl aze  m i crop rocess o r   Xilin x   [ 1 2 ]   2014   Micr o co n troller   ARM and  FP GA  Dev elo p m en t Bo ar d   ARM Co rtex  M3   STM ic roelectron ic   [ 1 3 ],  [ 1 4 ]   2 0 1 0 ,  2 0 1 1   FPGA  &   DSP   Bio serv er   -   Xilin x  &  D SP   [ 1 5 ]   2015   Hard pro cess o r  syste m   Xilin x  Z C7 0 2   Du al core  ARM  Co rtex - A9   Xilin x       2.   RESEA R CH MET HO D     In   t his  sect io n,  the  m et ho d  of   im ple m entin g  an  ARM  proces sor - base d  syst e m   will   be  ex plained .     In   t he  ha rdwa re  im ple m entat ion ,  the   syst em   co m po ne nt s  inclu ding  a n  ARM  C or te x - A9  proce ssor  are   integrate d  int o  the  syst em .  The  syst e m   arch it ect ur e,  al ong  with  the  He x  fi le ,  is  com piled  us in g  Xili nx   Viva do  so ft war e .  To  i m ple m ent  the  syst e m s  into  an  FP G A,   the  i nput  an d  ou t put  for  the  syst e m   are  set .  O nce  the  com pilat ion   is  com plete d ,  the  arch it ect ur e  a nd   t he  He x  file   are  dow nlo a de d  us i ng   a X il inx   ZY N Q  FP G A  ch i p  on  a  ZC7 02   boar d.   Wh e n  th e  syst e m   is   execu ti ng   on   the   FPG A ,  the  exp e rim ent  resu lt   can  be  ob se rv e d.    The  syst em   blo ck   dia gr am   con sist s  of  tw o  m ai n  par ts,   the   PS  a nd  PL ,  as   show n  i n  Fi gure  8.  I n  this   s yst e m ,   the  PS  is  an  A RM   Cortex - A 9  and   64k - bit  m e m or y  wh il e  the  PL  pa rt  co nsi sts  of   a  GPI O  inter face  an d  in pu t   and outp ut  port s.   Nex t,  t he  HD L   wr a pper  is  c re at ed  be fore  the   bitst ream   of   the  syst em   is  do w nlo a de d  on t o  the  FP GA  bo a r d.   Fi nally ,  Xili nx  SDK  s of t war e  is  us e d  to  create   a nd  e xecu te   t he  C  pro gr am m in g  c od e   into  t he   ARM   process or.  The   program   con trols  the  blink i ng   of   the  LE D  us i ng   a  but ton   s witc h  on   the  bo a rd.  A t  the    sam e t i m e, it c an per form  ad di ti on  for any t wo num ber s th e u se r  sa ves  i nto  a c reated  r e gi ste r  in t he  F PGA.     Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Impleme nta ti on  of an ARM - B as e d  syste m us ing   a  X il inx ZY NQ SoC  ( O m ar S alem  Baa ns )   489       Figure  8 .  Bl oc k diag ram  o f  th e A RM   proces so r  syst em       3.   RESU LT S   A ND AN ALYSIS     In   this  sect ion,  the  resu lt s  of  the  exp erim e nt  will   be  discuss e d.   The  de sign   file   was  su ccess fu ll y   dow nlo a ded   i nt o  a  Xili nx  ZY NQ   ZC7 02   FP GA   boar d.   T he   on - c hip   m e m or y  of   the  syst e m   was  loade d  with   an  LE D  to gg le   program   and   a   half - a dder  fun ct ion .  In   t he  syst e m   arch it ect ur e,  the  GPIO  was  co nnect ed   to  a n  on - bo a rd   LED   and   ad der.  T he se  pro gr am s  wer e  sim ulate d  usi ng  a  la pt op   c om pu te r  ( In te l(R)  C ore( TM)  i3  process or,  1.80 G Hz,   6.0 0 GB RAM).   Figure  9  s how s  the  sim ulatio n  res ults  f or  add i ng  A ,  B  a nd  C  in  he xa decim al   nu m ber s  in   three   seq u ence  per io ds .  F or   e xam pl e,  in  the  first  5  nanosec onds ,  A  =  1,   B  =  19   (13  in  he x)   a nd  C  =  0,   so   the   resu lt   was 20 ( 14 in   hex).  Th e  sam e  w as t ru e  for t he  o the r  t wo out pu ts .   Figure  10  sho ws  the  SDK  te rm inal  that  was  connecte d  th rou gh   a  U ART   cable  fr om   the  bo a rd.  The   screen   te rm inal  sh owe d  th e  r esults,  as  seen   in  Fig ure  10.  The  sc ree n  te r m inal  sh ows  t he  resu lt s  of  a dd i ng  A ,  B  and   C  in  he xa decim al  nu m ber s ,  w her e  t he   first  li ne  was  A  =  1,   B  =  19  and   C  =  0.  Thi s  gav e  a  resu lt   of   20.  The  sam e  was  true  f or   the  othe r   two  ou t pu ts.   Finall y,  the  LED  res ults  on   t he  boar d  sho w ed  increasi ng   va lues  as  ref le ct e d  on   the  LE D  wh e n  the   us e r  pr es sed  the   butt on.   These   are  s ho wn  in  Fi gure  11  a nd   12.  The   sam e   decim al  v al ues  of that  num ber  could  be sh ow n on the  SDK t erm inal on  the   PC  scree n, as s how n  in  Fig ure  13.           Figure  9 .  The  s i m ulati on  r es ul ts for a ddin g A , B a nd C in  he xad eci m al  n umbers           Figure  10 .  T he  scr ee n  te rm inal sh ow s  the  res ults o f  a dd i ng  A,  B  an d  C i n hex a decim al  n um ber s       Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   2 ,  Fe bru ary 2 019   :   4 85   –   491   490       Figure  11 .  T he  LED res ults  on the  boa rd   sho wed inc reasin g value s as  ref le ct ed  on t he  L E D wh e n  t he us er  pr ess ed  the  butt on           Figure  12 .  T he  LED res ults  on the  boa rd sho wed inc reasin g value s as  ref le ct ed  on t he  L E D wh e n  t he us er  pr ess ed  the  butt on           Figure  13 .  T he  equivale nt  d ec i m al  v al ues  s how n o n  the  s dk term inal       4.   CONCL US I O N     In   t his  pap e r,  a  m et ho d  of  i m ple m enting  an  ARM  m i croprocess or  s yst e m   was  presented   an d  discusse d.  An  ARM  m ic roprocess or   syst e m   was  design ed  us in g  Vi vado  20 16.4   and   S DK   s oft war e.     The  ARM  C or te x - A9  pr oc essor  is  us ed   in  the   m ic r opr ocess or   sy stem   is.  In   t his  syst em ,  t he  AXI   interco nnect io n  bu s es  wer e   us e d  to   co nne ct   the  ARM  proces sor  with  oth e r  c om po ne nts.  T he  a ppli cat ion   pro gr am   was  com piled  and  assem bled  into  Ver il og  c od e   us i ng  a n  A RM   too l  c hain .   Last ly ,     the m ic ro proce sso r  w a s s ucce ssfu ll y i m ple m ented  i nto   a  Xili nx  Z Y NQ bo ard f or d em on s trat ion .       ACKN OWLE DGE MENTS     The  a utho r  would  li ke   to   ack nowled ge  t he  su pp or t  from   the  Scie ncefu nd  unde r  a  gran t  nu m ber   of   03 - 01 - 15 - SF 0229 fro m  the M inist ry of  Scie nc e, Tec hnolog y & I nnovat io n, Ma la ysi a.   Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Impleme nta ti on  of an ARM - B as e d  syste m us ing   a  X il inx ZY NQ SoC  ( O m ar S alem  Baa ns )   491   REFERE NCE S    [1]   A.  Pete r ,   R .   K .   Karne ,   and  A .   L .   W ij esinh a,  “ A  bar e  m a chi ne   se nsor  appl i ca t ion  for  an   ARM   proc essor,”  in  I EEE   Inte rnational   Co nfe renc e  on   Elec tro - Information T ec hnology ,   EIT 2013, 2013,  no.   2,   pp .   1 – 6.   [2]   A.  Bharga va  an d  R.   S.  Ocha war,   “ Biom et ric   a c ce ss   cont rol  implementation  usin g  32  bit   arm  cor te x  proc essor, ”   Proc.   -   Int .   Con f .   E lectron. Sy st.   Signal   Proce ss .   Comput.   Techno l.   IC ESC  2014 ,   p p.   40 – 46 ,   2014 .   [3]   N.  Van  Hell epu tt e ,   M.  Konijnenburg  et .   al . ,   “ A  345  &a m p;#x00B5; W   Multi - Sensor  Biom edi ca l  SoC   W it h  Bio - Im peda nce,  3 - Channe l  ECG,   Motion  Artifa c t  Reduc t ion,   and  In te gra te d  DS P,”   IEE E  J .   Soli d - St ate   Circui ts ,   vol .   50,   no .   1 ,   pp .   23 0 – 244,   Jan .   201 5.   [4]   T.   Xia ,   J.  Prév ote t ,   and  F.  Nouvel,   “ An  ARM - base d  Microke rne l  on  Re co nfigura bl e  Z y nq - 7000  Plat form , ”  Me diterr .   Tel ec o mm un.   J. ,   vo l. 5, no. 2, pp. 109 – 1 15,   2015 .   [5]   Y.  Ando,  Y.  Ish ida ,   S.  Honda,   e t.   al. ,   “ Autom at ic   S y nthe sis  of  Inte r - he te rog ene o us - proc essor  Co m m unic at ion  for   Program m abl e  Sy stem - on - ch ip,”  Inf.   M edi a   Tech nol. ,   vol .   10 ,   no .   3,   pp .   415 – 419 ,   2015.   [6]   D.  Fl y nn ,   T.   W o od,   P.  Dw orsky ,   et .   al . ,   “ T ea ch in g  IC  design  with  the   ARM   Cortex - M0  DesignStart   proc essor  and  S y nops y s  90nm   Educat ion al   Design  Kit,”  Proc.   3rd  In ter disci p.   Eng.   Des.  Educ.  Co nf.   I EDEC  20 13 ,    pp.   36 – 38 ,   2013 .   [7]   J.  Yiu,   “ ARM  ®  Corte x  ®  - M   Proce ss or  base d  Sy st em  Prototy ping  on  FP GA , ”  in  Embe dded  World  Confe renc e   2014 ,   2014 ,   pp .   1 – 7.   [8]   Arria ®  V  SoC   Deve lopment  Kit  and   Inte l®  So C  FP G A  Embedde d  Deve lop m ent   Suit e  (htt ps:// ww w.alt era . com/products /boa rds_and_ki ts/de v - kit s/ al t era/ki t - a rria - v - soc . h tml)   [9]   Arria   V SoC De vel opm ent   Ki t  U ser  Guide .   [10]   Bel e an,   Bogd an,  et  al. ,   "F PG A  base d  s y st em  fo r  aut om atic  cD NA   m ic roa rra y   image  proc essing. "  Com pute ri zed  Medic a l  Im agi n g  and  Gr aphi cs  3 6. 5  (2012):   419 - 429.   [11]   ML505/ML506/M   L507  Ev al u ation  Platform   Us er  Guide ,   UG 34 7  (v3. 1 . 2)  Ma y   1 6,   2011 .   [12]   X.  He,   Z.   W ang,   H.  Fang,   et .   al . ,   “ An  embedde d  robot  cont roller  base d  on  AR M  and  F PG A,”   in  2014  4th  IEE E   Inte rnational   Co nfe renc e  on   Info r mation  Scienc e and Tec hnolog y ,   2014,   pp.   702 – 7 05.   [13]   Grabows ki,   Kam il ,   and  Andrze j  Napie r al ski .   "H ard ware   arc hi te c ture   for  advance d  image  pro ce ss ing. "  Nucle ar  Sci en ce Sy mpos i um Conf ere nc e Re cord  ( NSS/MI C) ,   2010  IEEE. I EE E ,   2010 .   [14]   Grabows ki,   Ka m il ,   and   Andrze j  Napieral ski .   " Hardware   a rch i t ec tur e  opt imize d   for  iri s  r ec ogn ition."  Cir cui ts  an d   S y stems   for  Vid eo  T ec hnolog y ,   I EE E   Tra ns ac t ion s on  21. 9   (2011) :  1293 - 1303.   [15]   ZC702  Ev al ua tion Boa rd  fo r  th e   Z y nq - 7000  XC 7Z020  All   Program m abl e  SoC   Us er  Guide       BIOGR AP HI ES OF  A UTH ORS          Om ar  Sale m   N asser  Baa ns  is  cur ren tly   a  Master   student   in   School  of  Microe l ec tron ic s  Engi ne eri ng,   Un ive rsit y   Malay si a  Perli s.  He  has  his  B. Eng.   degr ee   from   Inte rna ti onal   Islamic   Univer sit y   Ma lay sia .   From   June   2014  to  Augu s t  2014,   he  was  a  tra in ee   at   Feh m   Te chnol o g y   Sdn.  Bhd.   in  K ual a  Lumpur  for  his  int ern ship  tra ini ng  progra m m e.   His   rese arc h  proje c t  is  deve lop ing  s y st em - on - chi p  ima ge  proc essing  algorithm  and  archit e ct ure   for  D NA   m ic roa rra y   ana l y ser .             As ral   Baha ri  Ja m bek  rec ei v ed  B. Eng .   Hons .   de gre e  in  Elec tronics  Engi nee r ing  f rom   Univer sit y   of  Southampton,   Unite d  Kingdo m ,   in  1998,   Master   of  Sci enc e  in   El e ct roni cs  Eng ine er ing  fro m  Univer sit y   Putr a   Malay si a,   Mal a y sia ,   in  2002  and  Ph.D  in  El ec tr onic s,  Univer sit y   of  Edi nburgh,   Unite d  Kingd o m ,   in  2008.   In  1998,   he  serve d   in  MIM OS  Berha d,   as  rese arc h   engi neer.  Sinc e  2008,   he  joi ne d  Univer sit y   Malay s ia   Perl is,   Malay si a  as  a  senior  le ct ur er   in  School  of   Microe l ec tron ic s   Engi nee r ing.   C urre ntly ,   h e  is  an  associa t e  profe ss or  in  Univer siti   Malay si a   Perli s.  His  rese a rch   intere sts  in clude  VLSI  ci r cui t s  and  s y stems ,   d igi tal  signa l  proc essing  (DS P),  ana logu e  and  m ixe d  signal   (AM S)  design,   low  power  al gorit hm s  and  arc hit e ct u res,   and  image  and  vid eo  pro ce s sing.         Evaluation Warning : The document was created with Spire.PDF for Python.