Indonesi an  Journa l  of El ect ri cal Engineer ing  an d  Comp ut er  Scie nce   Vo l.   13 ,  No.   3 ,  Ma rch   201 9 , p p.   1048 ~ 1055   IS S N: 25 02 - 4752, DO I: 10 .11 591/ijeecs .v1 3 .i 3 .pp 1 048 - 1 055          1048       Journ al h om e page :  http: // ia es core.c om/j ourn als/i ndex. ph p/ij eecs   Des i gn o f modifie d booth b ase d m ulti pli er  with  car ry    pre - comp utation       Chaitany a C V S 1 ,  Su nd ares an C 2 ,  P  R Ven ka t esw ar an 3 , Ke erth ana Pr as ad 4   1,2,4 School  of  In f orm at ion  Sci ences,  Manip al Academ y   of   Higher   Educ a ti on,   Indi a   3 Bhara t   Hea v y   E le c tri c al s  Li m it e d,   Indi a       Art ic le  In f o     ABSTR A CT   Art ic le  history:   Re cei ved   Oct   1 1,  2018   Re vised  D ec   9 ,  2018   Accepte d Dec   2 2 , 201 8       Arithmeti c  un it  is  the   m ost  important   component  of  m oder n  embedde d   computer   s y s te m s.   Arithmeti c   uni t  gen erall y   inc lu des  floating   poin t  and   fix ed - point   arithm et i c  oper ations  and  tr igonometri c  fun ct ions.   Mul ti pl iers   unit s  are  the   m ost  import ant   h ard ware   str uct ure s  in  a  co m ple x  arithm et i c  uni t.  W it h   inc re ase   in   chi p   fre quency ,   th e  d esigne r  m ust  be  abl e  to  find   the  best  set  of   tra de - offs .   The  abi lit y   for   fast e r  comput at ion   i s  essential   to   a chi ev e   high   per fo rm anc e   in   m an y   DS P  and   G rap hic  proc essing  al gor it hm s  and   is  wh y   th ere  is  at   l ea st  on e  de dic a te d  Mult ipl i er  unit   in  a ll   of  t he  m oder n  comm erc ia l  DS P   proc essors .   Trem endous  adva n c es  in   VLSI   tech nolog y   ov er  the  past  sev era l   y e ars  resul te d   in   an  inc r ea sed   ne ed   for  h igh  spe e d  m ult ipl i ers  an d  compelled   the   design ers  to  go  for  tra d e - offs   among  spee d,   p ower  consum pti on  and  ar ea.   A  novel  m odifi e d  booth   m ult ipl i er  design   for   hi gh  spee d   VLSI  appl i ca t ions   using  pre - computat ion   logi c   h as  be en  pr ese nt ed   in  th is  p ape r .   Th e  proposed   arc hi te c ture  m odel ed   using   Veri log  HD L,  sim ul at ed   using   Cadence   NCS IM  and  s y nth esized  using  Cade nc e  R TL   Com pil er  wi t h  65nm   TSMC   l ibra r y . The  proposed m ult iplier ar chitecture   i s  compare d  with   the   exi sting m ul ti pliers  and   the   r esult s show   signifi c a nt im prove m ent   in   spee d  and  pow er  diss ipa ti on .   Ke yw or d s :   Bi nar y M ulti pl ic at ion   Ca rr y P re - C ompu ta ti on   Mod ifie d  B oo t h  Mult ipli er   Mult ipli er Arc hitec ture   Ved ic  M ulti plier   Copyright   ©   201 9   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .     Al l   rights  reserv ed .   Corres pond in g  Aut h or :   Chait anya CV S   School  of In for m at ion  Science s,    Ma nip al   Acad e m y of   Higher  Ed ucati on,    Ma nip al   576104, Ka rn at a ka,   I nd ia .   Em a il :  chait anya.cvs@ m anip al .ed u       1.   INTROD U CTION   Pr oc esso rs  are i m po rtant p a rt o f   integ rated   ci rcu it s  (I C) .  La r ge  nu m ber s of f unct io nalit ie s  are p acke d  in  an  IC  tha nk s  to  trem endous  gro wth  i n  de ns it y  of   i nteg r at ion   in  rece nt  tim es.  As  the  nu m ber   of   f unct ion s   increases ,  t he   need  for   com pu ta ti on  al so  grow s .   W it h  t he  adv e nt   of   ne w   pr ocess   te ch nolo gies,   s hr in k ing  of   featur e   siz e   an d  a vaila bili ty   of  m od er n  CA D   to ols,  a   dev el op m ent  of  c om plex  integrat ed  ci rcu it s  f or  var i ou s   app li cat io ns   is  po s sible.  E xa m ples  of   su ch   app li cat ions  inclu de  di gital   sign al   processi ng   [1 ] ,  [ 2] ,  m ob il e   com pu ta ti on s  a nd   c omm un ic at ion s,  m ultim e dia  ap plica ti ons  and   proce ssing   re qu ire d  for   sci entifi c  com pu ti ng   and  ap plica ti ons  et c.  The   s peed  an d  e ff ic ie ncy  of  proc essor  in  su c h  IC  is  ve ry  cr uc ia l  fo r   m eet i ng  the  requirem ents  of  the  a pp li cat io ns   s upporte d  by   the  IC.  T he  s peed   of  proce s so r  a nd  ef fici ency  of  proce ss or   i n - tur n  de pe nds  upon  a n  arit hm et ic   log ic   unit   [3]   w hich  is   co ns ide red  as   the  m ai n  com pu ta ti onal   unit   of  th e   process or.   More ov e r,   t he  m ul ti plier  un it s   [4]   are  t he  m os t  i m po rtant  ha rdwar e  struct ures  in  a  c om ple x  arit hm et ic  un it .   Th e  m ulti plier  un it s  a re   capa ble  of  pe rfor m ing   op e r at ion s  on  oper ands  of  va rio us  data   ty pes  s uch  as  cal culat ing  r unning  su m   of  products.   As  m ulti plica ti on   is  a  cru ci al   a rithm e ti c  op e rati on  i n  pr ocess or s   [ 5]   a nd   dig it al   com pu t er  syst em s,  m ulti pliers  a re  t he  c ore   buil din g  blo c k  for   m any  al gorith m s  in  a  wi de  var ie ty   of  com pu ti ng   a pp li cat ion s.  Alt houg h  m ulti plier s  are  m ai n  ari thm e ti c  co m ponen ts  us e d  for  processi ng   sci entifi c   data,  t he  e xces sive  power  c onsu m ption  an d  delay   at tract s  at te ntion   from   the  researc h  c omm un i ty .  Usu al ly ,  Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Desig n of  modi fi ed  boot h base d mu lt ipli er wi th carry  pr e - c omp uta ti on   ( Ch aitan y a  CV S )   1049   m ul ti ple  arit hm et ic   cor es  w orkin g  in  pa rall el   are  us e d  so  as  t o  proces s  la rg e   am ou nts  of  data   wit h  re la ti vely   low p ow e r  a nd  d el ay .    Howe ver,  i n  t he   hi gh - s pee d   proces sors   w hic h  a re   ope rati ng  at   higher   cl oc k  fr e quencies ,  the  e xisti ng  m ul ti plier  ta ke s  m or e  delay   f or  e xecu ti on   of  the   in structio ns.  T he   e xisti ng  m ulti plier  unit s  that   c on s um e   m or e   powe r  are  no t  su it able  to  be  i ncor porated  in   the  process ors   wh ic h  are  u se d  in  wi reless  a nd   portable  de vices.  Th us , p ow e r  sa vings is a n  im po rta nt ar ea  for  i m pr ovem ent.    In   order   t o  ad dr ess  t he  lo w  powe r  com pu t at ion   al ong  wi th  high  perfor m ance,  a  ne w  appr oach   t o   m ul ti plier  design   base d  on   a nc ie nt  Ve dic  Ma them atics  has  been   ex pl ored .   The  m at he m atical   op erati ons  us i ng   Ved ic   m at he m at ic s  are  ver y  f ast   and   re quire   le ss  hardw a re.   This  aspect  of  Ved ic   m at hem at ic s  can  be  util iz ed  to  in crease   the   com pu ta ti onal   s peed  of  m ult ipli ers.  This   pa per  descr i bes   the  desi gn   a nd  i m ple m entat io n  of   a   Ved ic   m ulti pli er  base d  on  U rd hv a - Tiry agbhya m   S utra   [ 6] - [9 ] .  T he  num ber   of   ste ps  require d  to  pe rfor m   a  m ul ti plica ti on   operati on  by  us in g  Ur dh v aT iry agbhya m   Su tra   are  c on si der a bly  le ss  com par ed   to  th e   conve ntion a l  m ul ti plica ti on   te chn i qu e s .  In   t his  pa pe r,   we  ha ve f urt her  ex pl or e d a  novel  m et ho d t o en ha nce  the   sp ee d  of  a  Ve di c  m ulti plier  by  pre - com pu ti ng   the  carries  w hich  are  us e d  du r ing   s umm a ti on   of   par ti al   pro duct s .  The  im ple m ent at ion   of   pr e - c om pu ta ti on   log i c  us in g  m ulti plexer - ba sed   ca r ry - lo ok  ahea d   l og ic   a nd   X OR  log ic   resu lt ed   in   re duct ion  of  dela y.   The   pro po s ed  ca rr y   pre - c om pu ta ti on   is   us e d  al on g  wi th  Mo difie d  B oo t h  m et ho dolo gy re su lt ed  i n  f urt he r  re duct ion o f dela y i n per for m ing  m ulti plication op e rati on .   The  st ru ct ur e   of  the  pa per  is  div ide d  a s  f oll ow s:  The   m et ho dolo gy  a nd  th e  arc hitec ture  of  the  pro pose d   m ul ti pliers are give n  in  secti on  2.  Res ults ar e presente d  in   sect ion   3. Final ly , co ncl us io n  i s g i ven in secti on 4.       2.   RESEA R CH MET HO D   2.1.     C arry  Pre - C omp u t at i on  B as ed Bi n ar y Multipli er   An  8 - bit   Bi nary   Ved ic   Mult ip li er  has  be en  pro posed  with  A  an d  B  as  in puts  an d  P  as  t he   final  16 - bit   pro du ct .  The  blo c k  diagr am   for  8 - bit   m ult ipli cat ion   is  s how n  in  F ig ure   1 .   In  the  propose d  m ulti pl ie r  the   op e ra nd s  A an d  B a re  div id ed  into Hig he r  a nd L ower  pa rts  with  4 - bits eac h.     A  = { A H,   AL}   ( 1 )     B = {B H, BL}   (2 )         AL *BH     AH*BH   AL *A L     AH* AL     Pr od uct     Figure  1 .   Bl oc k Diag ram  o f  8 - bit M ulti plica ti on       In   t his  ty pe  of   m ulti plier  an  8 - bit   Bi na ry  m ulti plicatio n  is  reali zed   us in g  4 - bit  bin a ry  ve dic   m ul ti plica ti on   us in g ca rr y  pr e - com pu ta ti on  log ic   s how n i n   F igure  2 ,  w here  A 3 ,   A 2 ,   A 1 ,   A 0   &  B 3 ,   B 2 ,   B 1 ,   B 0   are   4 - bit   bi nar y i nputs  and  P 7 ,   P 6 ,   P 5 ,   P 4 ,   P 3 ,   P 2 ,   P 1 ,   P 0   a re t he b inary  ou t pu t  bi ts.   The  pa rtia l  pro du ct   ge ner at or  is  the  first  blo c k  of  the   m ulti p li er  to  w hich  t he  4 - bit   m ulti plica nd   a nd   m ul ti plier  are  gi ven  as  i nputs.   At  this   ju nctu r e,  the   m ulti plication  te c hn i qu e   us e d  is  Urd hva - Tiry ag bhya m .  The   4 - bit   m ulti plication  r esults  in   a  total   of  16  pa rtia l  products   ( pp 1 - pp 16 ) .  T he  resu lt   of   m ultip ly ing   a ny  on e   bin a ry  bit wit h  a nothe r  is ei the r  a  ze r o or a  on e  whi ch  is si m ply t he  log ic   of  ANDin g of t he  t w o bit s.   The   seco nd   sta ge  i n  the   bl ock  dia gr am   is  the   car ry  ge ner at ion  ci rc uit.  He r e,  we  ha ve   inte gr at e d  pre - com pu ta ti on   l og ic   al ong  wit h  the   Urdhva - Tiry agbhyam   m ul ti plica ti on   te chn iq ue.  T he   carry   eq uatio ns   a re  gen e rated   sepa ratel y  for  eac h  colum n  of  par t ia l  products  a nd  the   in pu ts   f or  these  e quat ions  are  ta ken  f rom   the   pr e vious c olum n.  Th e e qu at i on s  for p re - co m pu te d  carries  are give n .     c 2   = pp 5   &  pp 2 ;   ( 3 )     c 3 t 1   = (pp 6   &  pp 3 )  |  (pp 9   &  (pp 3   | pp 6 ));   (4 )     c 3 t 2   = (pp 9   &  ~ pp 6 ) |   (pp 3   &  ~ pp 9 )  | (~ pp 3   &   pp 6 );   (5 )     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   3 ,  Ma rc h 201 9   :   1 048   –   1 055   10 50   c 31   = c 2 ?   c 3 t 2 :c 3 t 1 ;   (6 )     c 32   = pp 2   &  pp 5   &  pp 3   &  pp 6   & pp 9 ;   (7 )     c 41 t 1   = p p 13 ?   ( ( pp 10   & ~ pp 7 ) |   (pp 4   &  ~p p 10 )  |  ( ~p p 4   &  pp 7 ))   :( ( pp 7   &  pp 4 )  |     (pp 10   &   ( pp 4   | p p 7 ) )) ;   (8 )     c 41 t 2   = p p 13 ?   ( ( ~pp 7   & ~ pp 4 ) |   (~pp 10   &  (~pp 4   | ~pp 7 ) ) )  :(  ( ~ pp 7   &  pp 4 )  | ( pp 10   & ~p p 4 )  |     (~pp 10   &  pp 7 ));   (9 )     c 41   = c 31 ?  c 41 t 2 :c 41 t 1 ;   (1 0)     c 42   = (( c 31   &   pp 13 )   &   ( ( pp 10   &   ( pp 7   |   pp 4 ))   |   (pp 7   &   pp 4 ) )) | ( ( pp 10   &   pp 7   &   pp 4 )   &     (c 31   |   pp 13 ) );   (11 )     c 51 t 1   = c 32 ?  ( (pp 14   & ~ pp 11 ) |   ( pp 8   & ~ pp 14 )  |  (~pp 8   &  pp 11 ) ) : (  ( pp 11   &  pp 8 ) |     (pp 14   &  (pp 8   | p p 11 )));   (12 )     c 51 t 2   = c 32 ?  ( (~ pp 11   & ~ pp 8 ) |   (~pp 14   &  (~pp 8   | ~pp 11 ) ) )  :(  ( ~ pp 11   &  pp 8 )  |  (pp 14   & ~ pp 8 ) |     (~pp 14   &  pp 11 ));   (13 )     c 51   = c 41 ?  c 51 t 2 :c 51 t 1 ;   (14 )     c 52   = (( c 41   &   c 32 )   &   ((p p 14   &   ( pp 11   |   pp 8 ))   |   (pp 11   &   pp 8 ) ))  |  ((pp 14   &   pp 11   &   pp 8 )   &     (c 41   |   c 32 ));   (15 )     c 6 t 1   = (pp 12   &   pp 15 )  | (c 42   &  ( pp 12   |  pp 15 ));   (16 )     c 6 t 2   = (c 42   & ~ pp 15 ) |   (pp 12   &  ~c 42 )  | ( pp 15 &~ pp 12 );   (17 )     c 61   = c 51 ?  c 6 t 2 :c 6 t 1 ;   (18 )     c 62   =   c 51   & c 42   & pp 12   &  pp 15 ;   (19 )     c 71   = (c 52   &  pp 16 )  | (c 61   &  ( c 52   | pp 16 ) );   (20 )             A 3   A 2   A 1   A 0         X   B 3   B 2   B 1   B 0               pp 4   pp 3   pp 2   pp 1         pp 8   pp 7   pp 6   pp 5         pp 12   pp 11   pp 10   pp 9         pp 16   pp 15   pp 14   pp 13               c 32   c 31   c 2           c 42   c 41             c 52   c 51             c 62   c 61               c 71                 P 8   P 7   P 6   P 5   P 4   P 3   P 2   P 1                     Figure  2 .   Ca rr y  Pr e - Com pu ta ti on Based  Mult ipli er       The  a rch it ect ur e of the   4 - bit  m ul ti plier can be  unde rstood  from  the   blo c k diag ram   as  sh own  in Fi gure  3 .     Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Desig n of  modi fi ed  boot h base d mu lt ipli er wi th carry  pr e - c omp uta ti on   ( Ch aitan y a  CV S )   1051       Figure  3 .   A rch i te ct ur e  of  Ca rry  Pr e - C om pu ta ti on   base d  Mul ti plier       The   thir d  sta ge   in   the   bl ock d ia gr am   involve s  the  u se o f  XOR  l og ic   f or  th e  pa rtia l  pro du ct s  an d  car ry   gen e rated   in   ea ch  c olu m n.   Th e  outp ut  of  t his  sta ge   giv es   the   fi nal  16 - bit   pr oduct  w hich   is  ob ta ine d  in   a   pa rall el   m echan ism   instea d  of   se qu entia l  m echan i s m.   The  pro duct s  of   AL *B L,  A H *BL,  A L*BH,  AH*B H  are  determ ined  us ing  a bove   4 - bit  carry  pre - c ompu ta ti on - base d   m ulti plier  and  the   res ults  of  al l  su b  m ulti pli ers  a r e   add e d  t o deter m ine the f i nal  pro du ct .  Th e  b l ock of t he 8 - bit   m ult ipli er  a s s how n  in   F ig ure  4 .           Figure  4 .   Bl oc k Diag ram  o f  8 - bit M ulti plier  Using  4 - bit Ca rr y P re - C om puta ti on  Base d  M ulti plier       2.2.   Modifie d  B oot h Ba se d Bina r y Multipli er  w ith   C arr y  Pre - Co m pu tation   An  8 - bit   Bi na r y  Mo dified   Bo oth  ba sed   m ultip li er  with   car ry  pre - c om pu ta ti on  has   bee n  pr opos e d.  T he   arch it ect ure  of   the 8 - bit m ult i plier ca n be  under st ood from  the b l ock d ia gra m   as   show n  i n  Fi gure   5 .       Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   3 ,  Ma rc h 201 9   :   1 048   –   1 055   1052     Figure  5 .   Mo dified  B oo t h  M ul ti plier w i th  Ca rr y P re - C om puta ti o n  L og ic       The  m od ifie d  booth  enc odin g  is  the   first  bl ock  of  the   m ul ti plier  to  w hic h  the   8 - bit   m ulti plica nd   a nd  m ul ti plier  are  gi ven   as  in puts.  The  m od ifie d  boot h  enc oder  ge ner at es  4  pa rtia l  pr od ucts   bas ed  on  the  fo ll owin g  T able  1.     Co ns ide rin g  that  both  i nputs   A  a nd   B  a re  of  8  bits.  As  in puts  are  8  bits,  f our  par ti al   pro du ct s  will   be   gen e rated   as s how n  i n  F i gure  6 .       Table  1 .   M od i f ie d  bo oth  e n c odin g   Xi+1     Xi     Xi - 1    Actio n     0   0   0   0  ×  Y   0   0   1   1  ×  Y   0   1   0   1  ×  Y   0   1   1   2  ×  Y   1   0   0   - 2  ×  Y   1   0   1   - 1  ×  Y   1   1   0   - 1  ×  Y   1   1   1   0  ×  Y             Figure  6 .   Parti al  Products  of  Mod ifie d  B oo t h  Mult ipli er       15   14   13   12   11   10   9   8   7   6   5   4   3   2   1   0   s1   s1   s1   s1   s1   s1   s1   p18   p17   p16   p15   p14   p13   p12   p11   p10   s2   s2   s2   s2   s2   p28   p27   p26   p25   p24   p23   p22   p21   p20           s3   s3   s3   p38   p37   p36   p35   p3 4   p33   p32   p31   p30                   s4   p48   p47   p46   p45   p44   p43   p42   p41   p40                           c 1 3 2   c 1 2 2   c 1 1 2   c 1 0 2   c 9 2   c 8 2   c 7 2   c 6 2   c 5 2   c 4 2   c 4 1   c3   c2               c 1 4 1   c 1 3 1   c 1 2 1   c 1 1 1   c 1 0 1   c 9 1   c 8 1   c 7 1   c 6 1   c 5 1                 Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Desig n of  modi fi ed  boot h base d mu lt ipli er wi th carry  pr e - c omp uta ti on   ( Ch aitan y a  CV S )   1053   Partia l pro duct   –   1:  p10  t o p18 a nd s 1  is t he   sign exte ns io n   Partia l pro duct   –   2:  p20  t o p28 a nd s 2  is t he   sign exte ns io n   Partia l pro duct   –   3:  p30  t o p38 a nd s 3  is t he   s ign exte ns io n   Partia l pro duct   –   4:  p40  t o p48 a nd s 4  is t he   sign exte ns io n     In  F ig ur e ,    c2  is ca rr y  ge ne rated  from  co lum n  2   c3  is ca rr y  ge ne rated  from  co lum n  3   c41 an d  c 42   is  carries  ge ner at ed fr om  co lum n 4   c51 an d  c 52   is  carries  ge ner at ed fr om   column  5   c61 an d  c 62   is  carries  ge ner at ed fr om  co lum n 6   c71 an d  c 72   is  carries  ge ner at ed fr om  co lum n 7   c81 an d  c 82   is  carries  ge ner at ed fr om  co lum n 8   c91 an d  c 92   is  carries  ge ner at ed fr om  co lum n 9   c101  a nd c 102   is carries  ge nerat ed  f ro m  co lu m n  10   c111  a nd  c 112   is carries  ge nerat ed  f ro m  co lu m n  11   c121  a nd c 122   is carries  ge nerat ed  f ro m  co lu m n  12   c131  a nd c 132   is carries  ge nerat ed  f ro m  co lu m n  13   c141  is  car ry ge ner at e d  f r om   colum n  14     The   seco nd   sta ge  i n  the   bl ock  dia gr am   is  the   car ry  ge ner at ion  ci rc uit.  He r e,  we  ha ve   inte gr at e d  pre - com pu ta ti on   l og ic   al ong  with  the   m od ifie d  boot h  m ulti pl ic at ion   te ch nique.  The  car ry  values   are  ge ne rate d  separ at el y  f or   each  col um n  of   pa rtia l  produ ct s  and   t he  in puts  f or   th ese  e qu at io ns   a re  ta ken   from   the  pr evi ous   colum n.   T he   ca rr y  pre - c om pu ta ti on  lo gic  disc us se d  i n  sect io n  2.1   is   us e d  to   gen e rate  t he   va lues.   T he  t hir d  sta ge   in  the   blo c k  dia gr am   involves   t he  us e   of  X OR  log ic   for   the  pa rtia l  pro du ct s   a nd  car r y  ge ner a te d  in   eac h  c ol um n.   The  outp ut  of  this  sta ge   gi ve s  the  final  16 - bit   pro duct   w hi ch  is  ob ta i ned  in  a   pa rall el   m echan ism   instea d  of   seq uen ti al   m ec han ism .  I n  pro po s ed   m ulti pli er,  a s  Ca rr y  P re - C om pu ta ti on   unit   com pu t es  al l  the   car ries  in   par al le l  us i ng  carry  lo ok  a he ad  lo gic  a nd  r e m ov e  dep e nd encies  betwee n  c olu m ns ,  the   total   tim e  require d  to  gen e r at e the  pr oduct  will  b e  r edu ce d.       3.   RESU LT S   A ND AN ALYSIS   The  pro posed   arc hitec ture  m od el ed  us i ng  Ve rilog  H DL ,  sim ulate d  usi ng   Ca de nce  NCSI M  a nd   synthesiz ed   us i ng  C ade nce  R TL  Com piler  with  65nm   TSMC   li br ary.  Di ff e ren t  im ple m entat ion   m et hodo l og y   has   bee n  ta ke n  an d  im ple m ented  in  sam e  te chnolo gical   env ir onm ent  and   t hen   c ompare d  the  perf or m ance   par am et ers.   F or  the   c om par iso n  point  of  view   the  idea s  ha ve  been  c onsidere d  from   the  re fe ren ces   a nd  sim ulate d  and  pe rfo rm ance  pa ram et ers  wer e   com pu te d  us in g  t he  sam e  MOSF ET  te c hnol og y  file .  I nput  data  was  ta ken  in  a  regular  fas hio n  f or   e xperim ental   pur pose.   The  delay   an d  the  powe r  m easur e d  us in g  th e  worst - cas e  pa tt ern  and f ro m  the   outp ut whe re the  d el ay  is m axim u m .   It  is  obse rv e d  t hat  the  pro pose d  car ry  pre - co m pu ta ti on - ba s ed   m ulti plier  and  m od ifie d  bo oth   m ulti plier   with  c ar ry  pre - com pu ta ti on  ba sed   offer e d  substanti al   reducti on  of  pro pag at io n  de la y  an d  t otal  po w e r   consum ption s.  Fr om   T able  1  and   T able  2,   it   can  be  obser ve d  that  the  pro po s ed  ca rr y  pre - com pu ta ti on   bas e d  m ul ti plier  design  offe r ed   ~2 3% ,  ~6 4%,  ~5 7% ,  ~8 3%  w hen  com par ed  with  ar ray  m ulti pl ie r,   wall ace  m ulti plier,   colum n  base d  m ul ti plier,  an d  Nikhil am   based   base d  m ultip li ers  r espe ct ively ,   an d  m od ifie d  boot h  m ulti plier  with  ca rr y  pre - com pu ta ti on   offe re d  ~ 83%,  ~ 92%,  ~ 91%,  ~ 97%   wh e n  c om par ed  with   ar ray  m ulti plier,  wall ace ,  colum n  base d ,  and N i kh il am  b ase d  m ulti plier s   r especti vely .       Table  2 .   Su m m ary o f  sy nth esi s r es ults o f 8 - bi t  m u lt ipli er ar chite ct ur es   S.  No   Architectu re  ( 8 - b it )   Delay  (ns )   Dy n a m i c  Po wer  (u W )   Static Powe r  (uW)   Total Po wer   (uW)   Po wer - D elay   Prod u ct ( p J)   1   Arr a y  Based   Multi p lier  [ 9 ]   1 .5   1 5 .09   6   2 1 .09   3 1 .63   2   W allac e Based   Multip lier  [ 2 ]   1 .2   6 .27   4 9 .91 3   5 6 .18 4   6 7 .42   3   Co lu m n  Based   Multip lier  [ 6 ]   1 .95   2 6 .74   2 .8   2 9 .54   5 7 .6   4   Nik h ila m  Based   M u ltip lier  [ 7 ]   3 .2   4 2 .56   4 .3   4 6 .86   1 4 9 .95   5   Pre - Co m p u tatio n   Bas ed  M u ltip lier   0 .75   2 5 .77   7 .45   3 3 .23   2 4 .23   6   Mod if ied  Bo o th ' s Multip lier  with   Carr y  Pr e - Co m p u t atio n   0 .45   9 .4   3 .99   1 3 .39   6 .02       Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2502 - 4752   Ind on esi a n  J  E le c Eng &  Co m p  Sci,   Vo l.   13 , N o.   3 ,  Ma rc h 201 9   :   1 048   –   1 055   1054   Fr om   the  T able   2  a nd   T able  3,   it   can  be  obser ved   t hat  Mo dif ie d  Bo oth   base d  m ulti plier  with  car ry  pr e - com pu ta ti on   c on s um es  le ss  delay   w he n  c om par ed  to   car r y  pre - c om pu ta ti on - base d   m ulti plier  with   the   delay   trade off.   P r opose d  Mo difie d  Boo t h  bas ed  m ulti plier  with  c arr y  pre - com pu ta ti on   ga ve  th e  bette r  power - delay   pro du ct   wh e n  com par ed  to  pro posed  ca rr y  pre - com pu ta ti on - base d   m ulti plier  and   e xisti ng   m ulti plier  f ro m   li te ratur e.         Table  3 .   Su m m ary o f  sy nth esi s r es ults o f 1 6 - bit m ulti plier a rch it ect ures   S.  No   Architectu re  ( 1 6 - b it)   Delay (ns )   Dy n a m i c Powe r  (uW)   Static Powe r  (uW)   Total Po wer   (uW)   Po wer - Delay  Prod u ct   1   Arr a y  Based   Multi p lier  [ 9 ]   2 .89   3 0 .18   12   4 2 .18   1 2 1 .90   2   W allac e Based   Multip lier  [ 2 ]   2 .46   1 2 .54   9 9 .82 6   1 1 2 .366   2 7 6 .42   3   Co lu m n  Based   Multip lier  [ 6 ]   3 .82   5 2 .48   5 .4   5 7 .88   2 2 1 .10   4   Nik h ila m  Based   M u ltip lier  [ 7 ]   5 .96   8 0 .65   8 .1   8 8 .75   5 2 8 .95   5   Pre - Co m p u tatio n   Bas ed  M u ltip lier   1 .4   5 1 .54   1 4 .9   6 6 .44   9 3 .01   6   Mod if ied  Bo o th ' s Multip lier  with   Carr y  Pr e - Co m p u t atio n   0 .84   1 7 .23   8 .3   2 5 .53   2 1 .44       4.   CONCL US I O N   In  this  pap e r,  a  Ve dic  m ath em atics - base d   m ulti plier  ha s  bee n  pro posed  w hich  us e s  Ca rr y  pre - com pu ta ti on   a nd  ope rand  de com po sit ion   m et hodo l og y.   T he  pro po se d  ar chite ct ur es   co m bin e   the  be ne fits  of   Ved ic   m et ho d  and   pa rall el   pre - com pu ta ti on   of   ca rr ie s   t her e by  res ulti ng   i n  reducti on  of  powe r - delay   pro du ct .   The  pro pag at i on  delay   of  carry  pre - com pu ta ti on - base d   m ult ipli er  f or  cal culat io n  of   8  bit  a nd  16 - bit   m ul ti plica ti on   was 0 .75 ns   a nd  1.4n s  w hile  power   c onsu m ption   was  33.23  uW  an d  66.44  uW.  T he p r op a ga ti on  delay   of  m od ifi ed  boot h  m ultip li er  with  ca rr y   pre - c om pu ta ti on  f or  cal culat i on  of  8  bit  a nd  16 - bit   m ulti pli cat ion   was  0.45ns  a nd  0.84ns  wh il e   powe r  c on s um pt ion   was  13.39  uW   a nd  25.53  uW.  T he  de la y  of   m ulti pl ic at io n  was  dec rease d  by  ~8 5%   a nd  powe r  c onsu m p ti on  wer e   re duced   by  ~8 8%   w he n  c om par ed  t o  Nikhil am   base d  Ved ic  m ulti plier.       REFERE NCE S     [1]   Xiangui   Kang ,   Anjie Peng,   Xian y uXu,   Xiao chun   Cao,  " Perform ing  Scalable L oss y   Com pre ss ion  o n  Pixel E nc r y pted   Im age s, "   EURASIP  Journal   on  I mage  and  V ide o   Proce ss ing ,   pp .   1 - 6 ,  2013 .   [2]   Nikolay   Ponom a ren ko,   Serge y   Kr ive nko,   Vlad imir  Luki n ,   Kare n   E gia z ari an ,   Jaa kk o  T . ,   As tol a ,   " Lo ss y   Com pre ss ion   of  Nois y   Im ages   Based  on  Visual  Qual ity :  A  C om pre hensive   St ud y ,   "   EURA SI P  Journal  on  A dvanc es  in  S ign al   Proce ss ing ,   pp .   1 - 13 ,   2010 .   [3]   L. - K.   W ang,  M .   A.   Erl e ,   C.   Tse n,   E.  M.   Schw ar z,  and   M.   J .   Sch ult e ,   " A  surve y   of  ha rdware  d esigns  for   de ci m al   ari thmet ic , "   IBM   Journal  o f Re se arch  and  De ve lo pment ,  vo l.  54(2 ),   pp .   8:1 - 8 :15 ,  2 010 .   [4]   M.  Jee v it ha ,   R.   Muthaiah,   P.   Sw aminat han,  " Eff icient  Mult ip li er   Archi tectur e  in  VLSI   Des ign, "   Journal   o f   Theoreti cal and Appli ed   Informa ti on  Te chnol ogy ,  vol.  38(2), pp. 1 96 - 201. 2 ,  2012 .   [5]   J.  R.   Boddi e,  G.   T.  Dar y an ani ,   I .   I .   El dum ia t i,  R.   N ,   Gad enz,  J.   S.   T hom pson,  S.  M.   W al te rs,   " Digital   Signal  Proc essor:  Archi tect ure   and   Perform anc e , "   Be ll Sy st em  Tec hnic al   Journal ,  vol.   60(7) ,   pp .   1 449 - 1462 ,  1981 .   [6]   Bhara t iKrsnaT ir tha ji ,   V .   S Agra wala ,  " Vedic Ma the m at i cs " ,  13th   Edi ti on ,   Mo ti la l Banars idass ,   2010.   [7]   P.  Saha,   A.   Ban erj e e,   A.   Danda pat ,   and  P.  Bh attac h ar yy a ,   " AS IC  design  of  a  h igh - spee d  low  p ower  ci r cui t  fo r   fac tor ia l   calc u la t ion  using  an ci en t   Vedic   m a the m atics,   "   ELSEV IE R   Mic roel ectronic s  Jour nal ,   vol .   4 2 ( 12 ) ,   pp.   1343 - 1352,   De c  2011 .   [8]   MD .   Bel a l  Rash id,   B al a ji   B . S  an d  Prof.  M.B .   An anda ra ju,  " VLSI  Design  and   Im ple m ent a ti on  of   B ina r y   Mul ti plier   base d  on  Urdhva Ti r y agbh y am  Su tra   with  r educed  Delay   and  Are a , "   Int ernati onal  J ournal  of  Engi ne ering  Re search   and  Technol og y ,   vol. 6 ( 2 ) ,   pp.   26 9 - 278,   Mar   2013 .   [9]   Ko - Chi  Kuo,   C hi - W en  Chou,   " Low  Pow er  and   High - Speed   Multi pl ie r   Design   with  Row  B y p a ss ing  and   Par all el   Archi tectur e , "   M ic roel ec troni cs  J ournal ,  vol .   41 ,   pp.   639 - 650 ,   20 10 .   [10]   Constant inos E fstat hiou ,   N.   Mos hopolous,   N.   Axe los,  K.   Pekm estzi,   Eff i cient   Modulo  2n +1  Mul ti p l y   and  Mul ti p l y - Add Unit s Ba se d  on  Modifi ed  B ooth  En codi ng,   I nte gra ti on,   th e  V LSI  Journal, 47 ( 2014),   pp .   140 - 1 47.   [11]   Mana s  Ranjan  Mehe r,   Ch ing  C huen   Jong,  and  Chip - Hong  Cha ng,   “ A  High  Bit   Rat e  Ser ial - Serial  Multi p li er   with  On - the - Fl y   Ac cumulat ion   b y   As y nc hronous  Counte r s”,   I EE E   tr ans.   On  VLSI  s y st ems ,   Vol.   19,   No.   1 0,   pp .   1733 - 174 5,   Octobe r, 2011.                 Evaluation Warning : The document was created with Spire.PDF for Python.
Ind on esi a n  J  E le c Eng &  Co m p  Sci     IS S N:  25 02 - 4752       Desig n of  modi fi ed  boot h base d mu lt ipli er wi th carry  pr e - c omp uta ti on   ( Ch aitan y a  CV S )   1055   BIOGR AP HI ES OF  A UTH ORS            Chai ta n y a   CVS   recei v ed  h i s  Bac he lor  Degr e e  in   E le c tronic s  and  Com m unic a ti on   Engi ne eri ng  in  2006  from   JN TU,   H y d era bad   a nd  his  MS   degr ee   in   VLSI - CAD   from  Manipa l   Univer s ity   in   2 0   007.   In  2010 ,   he  start ed  h is  caree r   as  As sistant   Profess or  in  School  of  Inform at ion  S ci en ce s ,   Manipa l .   Cur ren tly ,   h e is  doing P h.   D  at   Man ipa l   Univer sit y .   His  r ese arc h   intere st  i ncl udes   High  Perform anc e  Com pute r   Arithmeti c ,   Advan ce d  Com pute r   Archi tectur e ,   Lo w - power  VLSI Design,   Elec tron ic   D esign A utomati on,   and   Para l le l   Algori t hm s/Archit ec tur es.               Dr.  C  Sundar esa n  completed  B a che lor   degr ee  in   Elec tron ic s  and   Com m unic at ion   in  2000  from   Madura i  Kam ara j  Univ ersity   and  MS   degr e e  in  VLSI  CAD   in  2003  from   Manipa l   Univer sit y   and   PhD   in  2018  from   Manipa l  Aca dem y   of  High er  Educ a ti on.   He  st art ed  h is  ca re er  as  R  &  D   engi ne er  a t  Apl ab  Lt d .   Curre n tly   h e  is  working  as  As sistant   Profess or  in  School  Of  Inform at ion  Scie n ce s.   His  rese arc h  in t ere sts  include  C om pute r  Arithmetic,   Low - Pow er  VLSI De sign,  Log ic S y n t hesis,   Sta ti c   T iming Ana l y sis.         Dr.  P.  R.   Venka t eswara n   obt ai ne d  his  bac h el or’s  degr ee  in  El e ct ro nic s  and  Instrum ent a ti on   Engi ne eri ng   fro m   Nati onal  En gine er ing  Col lege,  Kovilpatti  i n  1998  and  M aste rs  in   Instrum ent at ion  and  Control   En gine er ing  from   Te chn ic a l  T ea c her s’  Tra in ing  I nstit ute,   Chandi gar h   in   2 002.   He   completed  h is doctoral r ese arc h   in  2008   from   Manipa l   U nive rsi t y ,   Manipa l .   He  st ar te d  his  ca re er  as  t ea ch ing  fa cul t y   a t  Sethu  Insti tut e   of  Te chno log y ,   Madura i   and  cont inu ed  h i s  teac hing   c areer   with   T ec hni ca l   Te a che rs’   Traini ng  Instit u te,  Ch a ndiga rh  and  l at e r   a t  Man ipa l   Instit u te   of   Te chno log y ,   Ma nipa l .   Present l y ,   he  is  working  a s  Senior  Engi ne er  (Cont rol  and  Instru m ent at ion)  at   W el ding  Rese a rch   Instit u te,  BHEL,  Ti ruc h ira ppa ll i   a nd  is   associ at ed   in  t he   ar ea s   of  W el ding  Autom at ion   and   W el d i ng  Pow er  Source s.  Hi s  areas  of  int er est  are  li ne ar  Contro l  th eor y ,   Elec tron ic  Instrum ent at ion   and  Soft  Com puti ng  Tec hnique s.   He  h as  bee n   a  r evi ewe r  for  journals  like  IE EE  SM C,   El sevi er ,   AM SE  et c. He   is   a  m ember  o f  pr ofe ss iona l  bod ies   of  ISTE ,   IW S  and  IE .         Dr.  Ke ert han a   Prasad  is   worki ng  as   Profess or  in   School   of   I nform at ion  Sc ience s,   a   consti tue n t   insti t uti on  o f  Man ipa l   Univer si t y .   Her   rese arc h   int er est s a re   imag e anal y sis  and  it s  applic at ions   in  m edi c ine  and  high - p erf or m anc e  computi ng  appr oa ch  fo r  image  proc essing.     Evaluation Warning : The document was created with Spire.PDF for Python.