Intern ati o n a l  Journ a l of  Re con f igur able  and Embe dded  Sys t ems  (I JRES)  V o l.  4, N o . 3 ,  N o v e m b er  2 015 , pp . 21 3 ~ 21 8  I S SN : 208 9-4 8 6 4           2 13     Jo urn a l  h o me pa ge : h ttp ://iaesjo u r na l.com/ o n lin e/ind e x.ph p / IJRES  Design and Implementation of  Four Bit Binary Shifter Circuit  Using Reversible Logic Approach      V a n d a n a  Sh uk la *,  O. P .  S i ng h* ,   G . R .   M i sh ra   * ,  R. K .  Tiwa ri **  * Amity  School  of Engin eerin g  & T echnolog y ,   Amity  Univ ersity  U ttar  Pradesh,  Lucknow Camp us, India  ** Departm e n t  o f  P h y s i c s  and  El ectron i cs ,  Dr. R . M . L.  Avadh Uni v ers i t y ,  F a i zaba d , Indi a       Article Info    A B STRAC T Article histo r y:  Received  Ma r 2, 2015  Rev i sed  Jun  19,  201 5  Accepte d  J u l 12, 2015      Shifter circu its  are th e key   co mponent  of arithmetic log i c un it as well as   storage unit of an y  digital computing de vice. Designing these shifter cir c uits   using reversible logic approach lead s  to cr ea te low power  l o ss digital   s y stems. Reversible cir c uit d e sig n  appro ach is no wada y s  wide l y  a pplic able in   various discip lines such as Nanot echno log y ,  Low power CMOS design,  Optical computing etc. This pap e r pres ents two  design approach es for four  bit binar y  com b ination a l shift e r  circui t with th e help of diffe r e nt t y pes of  reversible logic gates. The pro posed  optimized  design is si mu lated using  Modelsim tool and sy n t hesis e d fo r Xilinx Spartan 3E with Device  XC3S500E with 200 MHz fr equ e ncy .   Keyword:  Fou r  b it  co m b i n atio n a l sh i f ter  Lo w po wer   de si gn   Rev e rsi b le Circu it Desi g n   Rev e rsi b le Lo gic Gates   Copyright ©  201 3 Institut e  o f   Ad vanced  Engin eer ing and S c i e nce.  All rights re se rve d .  Co rresp ond i ng  Autho r :  Vanda n a Shukl a,    Am it y  Scho ol   of  En gi nee r i n g  & Tec h nol ogy ,  Am it y  Uni v e r s i t y  Ut t a r Pra d e s h,  Luc k no w C a m pus,  I ndi a.   Em a il: v a n d a nashu k l aec0 5 @g m a i l .co m       1.   INTRODUCTION  M i nim i zati on of  gene rat e d  heat  fr om  el ect r o n i c  devi ce s due t o  t h e i n f o rm at i on l o s s  i s  t h e key   m o tivation for researc h ers to work in the a r ea of reve rs ible circu it d e sig n . R. La nd auer  ( 196 1)  and  C. H.  Ben e tte (1 973 ) h a s co n c l u ded th at red e sign in g   d i g ital circuits u s in g  rev e rsib le lo g i c g a tes id eally  lead s to  th e  lo ssless  d i g ital d e v i ces [1 -3 ].  Till n o w  rem a rk ab le wo rk   h a s b e en   do n e  in th e l o w power lo ss co m b in atio n a l circu it  d e sig n s  using  reve rsi b l e  l o gi c appr oac h . A m ong t h ese co m b i n at i onal  ci rcui t s , shi f t e r i s  one o f  t h e si g n i f i cant  ci rc ui t .  These   sh if ter cir c u its  ar e  k e y co m p on en ts of  an y pro cessing   or  stor ag e un it.  Thi s  pa per  pre s ent s  t w o  desi gn a p p r oaches  for  fo ur  bi t  bi nary  com b i n at i onal  shi f t e r c i rcui t  usi n g   reve rsi b l e  l o gi c gat e s. D e pe n d i n g u p on t h e  m i nim i zat i on o f  pe rf orm a nce param e t e rs t h e opt i m i zed desi gn i s   sim u l a t e d an d  sy nt hesi zed  f o r  f u rt he r l o w  l o s s  desi gn  co nsi d erat i ons .   Thi s   pa per  i s   or ga ni zed i n  si x sect i o ns . Sec t i on  I a n d  II  p r o v i d es  t h e  i n t r o d u ct i o n  o f  t h e w o r k  a n d   basi c co nce p t s  of re ve rsi b l e  l ogi c res p ect i v el y .  S ection  III and IV elaborate  co nv ent i onal  ap pr oac h  an d   pr o pose d  desi g n s fo r f o u r  bi t  bi na ry   s h i f t e r  c i rcui t   res p ectively. Sectio n V  g i v e s th e  resu lt and  an alysis of the  pr o pose d   w o r k . T h e  pape r i s  c oncl ude d i n  se ct i on  VI  at  t h e  end .       2.   BASIC CONCEPTS OF RE VERSIBLE LOGIC  DESIGN  C o n v e n t i onal  l ogi c  gat e s a r e  co nsi d e r ed  i r r e versi b l e  d u e t o  t h e  i n fo rm ati on l o ss  fr om  t h e de vi ce.   Rev e rsi b le lo gic ap pro a ch  targ ets to  red e si gn  th e aim e d  d i g ital circu it u s in g   rev e rsib le  d e sign  en tities [4-7 ].  Th ese  d e sign  en tities are v a rio u s  av ailab l e  rev e rsi b le log i c g a tes. Fo llowi n g   sub s ection s  d e scri b e  so m e  b a sic  t e rm s of re vers i b l e  ci rcui t   des i gn:   Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 3 ,  No v e m b er  201 5  :   2 13–  2 18  21 4 A.   Rev e rsible Log i c Ga tes  These a r e d e fi ned a s  ( N ,  N)   di gi t a l  l ogi c  g a t e s wi t h  o n e t o  o n e m a ppi n g  bet w ee n i n p u t  and  o u t p ut   b its [8 -1 3 ] .  In fo r m atio n  of   ou tpu t  b its at an y in stan ce pro v i d e s th e know ledg e  o f  applied  in pu t  b its. Ap ar t  fr om  t h ese so m e  ot her  cha r a c t e ri st i c s of  re versi b l e  l o gi c  gat e s are  eq ual  n u m b er o f  i n p u t  an d  o u t p ut  s i gnal s ,  l o w fa n - o u t  an d any   out put   bi t  i s  hi gh  f o r  hal f  t h e  num ber  of t o t a l  i nput  c o m b i n at i ons  p o ssi bl e.  Fi gu re  1   sho w s  t h e  bl oc k  di ag ram  of a  t y pi cal  (N,  N )   reve rsi b l e  l ogi c gat e .         Fi gu re  1.  B l oc k  di ag ram  of a  (N,  N )   rev e rsi b l e  l ogi c  gat e s       B.   E xam pl es of S o me Re versi b l e   L o gi c  G a tes   Till n o w  research ers h a v e  alread y p r op o s ed v a riou s  rev e rsib le lo g i c g a tes su ch  as  feynman , to ffo li,  TKS,  VSMT  gate etc [1 4-20 ]. An y  rev e rsib l e  d i g ital ci rcu it can  b e  d e sign ed   u s ing  th e  co m b in atio n  of th ese  rev e rsib le log i c g a tes. Tab l e 1  d e tails so m e   rev e rsib le  l o gi c gat e s wi t h  t h ei r si ze, bl ock  dei g a r am  and  out p u t   equat i o ns .       Tabl e 1.  E x am pl es of som e   reversi b l e   l o gi c gat e s   No. Na m e   Size   Block   Diagra m   Outp ut  Eq uations  1 Fey n m a n   Gate  2×2  P A ;   QA ⊕ B ;   2 T K S  Gate  3×3  P A . C B . C ;   QA ⊕ B ⊕ C ;   R A . C B . C ′ ;   3 VSM T   Gate  6×6    A =  E’. ( A.F ’ +B.F ) + E.(C .F’+ D.F )   QA ⊕ B ⊕ C ;   RE ⊕ F ;   SC ⊕ D ;   TD ⊕ E ⊕ F ;   U E ;       C.   Rev e rsible Ci rcuit  Desig n   An y d i g ital circu it is red e sign ed   u s ing  rev e rsib le log i c g a tes with  an  aim fo r i d eal rev e rsib le circu i t   w ith  no  pow er  lo ss [21 - 2 5 ] . D e sign ed   r e ver s ib le cir c u it is ch aracterized  with   ze ro  garba g e output, zero  con s t a nt  i n p u t ,  n o   feed bac k  a n d  m i nim u m  num ber o f   re ve rsib le g a tes used  in th e d e sign etc. Bu t  in   pr actica l   aspects these  perform a nce pa ram e ters are optim ized to  pr od uce m o st  su i t a bl e desi g n  s o l u t i o n f o r t h e  aim e d  d i g ital circu it.    D.     Gar b age Ou tput Sign als   These a r e  desc ri be d as t h e  un desi re d  out put   si gnal s   ge nerat e d f r o m  t h e de si gne d  reve rsi b l e  ci rc ui t .   Th ese sign als co n t ribu te to  th e in form atio n  lo ss wh ich   l eads  t o  t h e p o we r l o ss fr om  t h e desi gne d de vi ce.  Th us  gar b a g e  out put  si g n al s are  re q u i r e d  t o  be  m i n i m i zed from  re versi b l e  ci rc ui t  desi gns .    Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES I S SN :  208 9-4 8 6 4     Design   an d Imp l emen ta tion   of Fou r  Bit Bi n a ry Sh ifter Circu it Usi n g Reversib l e Lo g i c …   ( V an da n a  Sh uk l a )   21 5 3.   C O N V E N T IONA L FOUR BIT BINA RY   C O M B I NATIONA L SHIFTER  CIRCU IT  D E SIGN  A sh ifter circuit p e rform s  sh iftin g of  app lied   b its in bo th  d i rection s  i.e. l e ft and righ t  [2 6-2 8 ] .  Here  we  requ ire  fo ur  4 : 1  m u ltip lex e r circu its to   perfo r m  th e d e si red sh i f t op erat io n s  as sho w n  i n  tab l e  2   b e l o w.      Tabl e 2. Fu nct i o n   t a bl e of   shi f t e r  S. No.   S 1 S 0  Functions  perfor m e d   1 0  0  O  ←  F  2 0  1  O  ←  Shr  F   3 1  0  O  ←  Shl  F   4 1  1  O  ←  0      To  desi g n  t h i s   fo ur  bi t  shi f t e r  con v e n t i onal  l ogi c  gat e s are  use d  f o r t h e de si gn a n d i m pl em ent a t i on i n   con v e n t i onal  a p p r oach  o f   di gi t a l  ci rcui t  desi gn .   Th is sh ifter circu it is v e ry usefu l  in  arithmetical ,  lo g i cal an d  sto r ag e  ap p lication s .  Utility  o f  th is  sh ifter  circu it  in  th ese  field s  d e m a n d s  th e rev e rsib le  d e sig n   of sh ifter for t h e gen e ratio n of low lo ss  processi ng syste m s.       4.   PROP OSE D  DESIG N S F O R FO U R  BIT BINA RY  CO MBIN ATI O N A L SHIF TER CI RC U I T   USING RE VERSIBLE  LOGIC APPROACH  Here  we ha ve  desi g n e d  t h e ai m e d fo ur  bi t  bi nary  com b i n at i onal  s h i f t e r ci r c ui t  t h ro u gh t w o  di ff ere n t   app r oaches  as  di scuss e d  i n  t h e su bse que nt  s ubs ect i ons .     A.   Design  1     In itially TKS  g a te was con s i d ered  as th e m o st su ita b l e rev e rsi b le log i c  g a te to   d e si g n   m u l tip lex e r  circu its u s i n g   rev e rsib le log i c ap pro ach. So  th is  d e sign   ap pro ach   for  fo ur  b it b i n a ry sh ifter circu it  u tilizes   onl y  T K S  gat e s as s h o w n i n  f i gu re  2  bel o w.           Fig u re  2 .  Propo sed   d e sign   1   fo r fo ur  b it b i n a ry co m b in atio nal sh ifter circu it u s ing   rev e rsi b le log i c gates  Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 3 ,  No v e m b er  201 5  :   2 13–  2 18  21 6 Thi s  desi g n  re qui res  a  t o t a l   o f  12   TK S gat e s   w h i c h ge nerat e   2 4  gar b a g e o u t p ut   si g n al s.     B.   Design  2     Thi s   desi g n  e m pl oy s onl y  f o u r   VSM T  ga t e s t o   desi g n  t h e ai m e d shi f t e r ci rc ui t  usi n g  reve rsi b l e   app r oach . T o t a l  gar b a g e  gene rat i o n  f r om  t h i s  desi gn  ap p r o ach i s   1 7  as  sh ow n i n   fi g u re  3  bel o w.           Fig u re  3 .  Propo sed   d e sign   2   fo r fo ur  b it b i n a ry co m b in atio nal sh ifter circu it u s ing   rev e rsi b le log i c gates      5.   RESULT A N D  AN ALY S IS   As di scuss e d  e a rl i e r  t h e  t w o pr o pose d  desi g n s fo r  f o ur bi t  bi na ry   com b i n at i onal   shi f t e r ci rcui t   usi n g   reve rsible logi c are com p are d  on s o m e  selected pe rfor m a n ce p a ram e ters su ch  as to tal n u m b e r  o f  reversib le  gat e s use d  i n  t h e desi gn a n d t o t a l  garba g e  o u t p ut  si gnal s   g e nerat e d. T h e  com p ari s on t a bl e fo r t h ese  d e si gns  are s h own in table 3 and a f ter  that figure   4 sho w s th e co m p arison  ch art  o f  th e sam e .      Tabl e  3. C o m p ari s o n  Ta bl e    S. N O .   Design  Total reversible g a tes  Garbage output   1 Design  1  12   24   2 Design  2  4  17       Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES I S SN :  208 9-4 8 6 4     Design   an d Imp l emen ta tion   of Fou r  Bit Bi n a ry Sh ifter Circu it Usi n g Reversib l e Lo g i c …   ( V an da n a  Sh uk l a )   21 7     Fi gu re  4.  C o m p ari s on  cha r t       From  ab ove  co m p ari s on  we c a n c oncl u de t h at  desi g n   2 i s   m o re opt i m i z ed  desi g n   fo r  f o ur  bi t   bi na ry   com b i n at i onal  shi f t e r ci rc ui t  usi n g re ver s i b l e  l ogi c ap pr oa ch de pe ndi ng  up o n  t h e co ns i d ere d  pe rf orm a nce   p a ram e ters. This d e sign  is si m u la ted  u s i n g   Mo d e lsim   to o l  and  syn t h e sised  for Xilinx  Spartan   3 E   with   Dev i ce  XC 3S 5 0 0 E  wi t h  2 0 0  M H z  fre que ncy .  Fi gu re  5 gi ves t h e si m u l a t e d wave f o rm  of t h e  pr o pos ed  desi g n   2  usi n g  VSM T   gat e s a s  sh ow n i n   fi g u re  5. T h e  des i gne d re ver s i b l e  ci rcui t  co nf o r m s  t o  t h e fu n c t i on t a bl e  of  aim e d   sh ifter circu it as shown in  tab l e 2 .           Fi gu re  5.  Si m u l a t e d wa vef o r m  of t h e  pr op o s ed  fo u r   bi t  shi f t e r ci r u i t  usi n g  reve rsi b l e  l o gi c ap p r oac h       6.   CO NCL USI O N   Thi s   pa per  p r e s ent s  t w o  desi gn  a p p r oac h es   fo r  fo ur   b it com b in atio n a l shifter circu it u s i n g rev e rsib le  l ogi c ap pr oac h . Th ese desi gns a r e o p t i m i zed on s o m e   selected perform a nce para meters such a s  total  reve rsi b l e   gat e s an d  ga rba g e   out put  si g n al s.  The  o p t i m i zed  desi gn  u s es  o n l y  f o u r   VSM T  gat e s  an d  ge nerat e s   1 7   g a rb ag e  o u t p u t s. Th is  d e si g n  is sim u lated  u s ing  Mod e lSi m  si m u la to r an d   syn t h e sized for Xilinx  so ft ware.  Fut u re sc o p e f o r t h i s  w o r k   m a y  be con s i d ered a s  t h e  o p t im i zat i on o f   vari ous  pe rf or m a nce par a m e t e rs t o   im pro v e t h e ef fi ci ency  of  di g i t a l  sy st em s w i t h  t h e desi g n  of  ot her l o w  p o we r l o ss  pr oc essi ng a nd st o r age   d i g ital system s .       ACKNOWLE DGE M ENTS  Au t h ors are than kfu l  to  Mr.  Aseem  Ch au han  (A d d ition a l Presid en t RBEF, Ch an cellor AUR ), Maj.  Gene ral  K.  K.  O h ri,  A V SM   (Retd. ),  Pr o  V i ce Chancello r ,  A U U P,  L u ck no w Cam pus,   W i n g  C d   (D r)  A n il   Kum a r Tiwa ri ( D irecto r ,  AS ET) a n d Bri g .   Um esh K.   Ch op ra  (Di r ecto r ,  A IIT , &  Co -o rdi n ator ,  ASE T )  f o r   th eir co op eratio n, m o tiv atio n   an d su gg estiv e gu id an ce.       REFERE NC ES   [1]   R. Land auer , “Irreversibilit y   and  Heat Gener a tio n  in the Computation a l Process”,  IBM Journal of  Research  and   Developmen t , 5,  pp. 183-  191, 19 61.  [2]   G.E. Moore, “Cramming more co m pounds onto in tegrated  cir c uits ”,  El ecr onics , V o l. 38 , No . 8 ,  Ap ril 19 , 1965 .  Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 3 ,  No v e m b er  201 5  :   2 13–  2 18  21 8 [3]   C.H. B e nnett, “Logical Rev e rs ibil ilt y o f  Com putat ion”,   IBM J .  Res e arch and Devel opment , pp. 525- 532, November  1973.   [4]   Majid Haghparast, Keivan Navi, “A N ovel Fault Tolerant Rev e r s ible Gate  for Nanotechnolog y   Based S y stems”,  American Journal  of  Applied  Sciences , Vol. 5, (5 ), pp . 519-523 , 2 008.  [5]   M. Morrison, N .  Rang anath a n,  “A novel optimization  method  for reversib le  lo gic circu it minimization ” ,  IE EE   Computer Society Annua l S y mposium on VLSI ( I SVLSI) , pp. 182-1 87, 2013 .    [6]   Himanshu Thapliy a l and Nag a rajan Ranga n a than ,  “ D es ign of Efficien t Revers ib le Binar y  Subtractors Based on A  New Reversible  Gate”,   I EEE Co mputer Society  Annual S y mposium on VLSI , pp.  229-234, 2009 .  [7]   Lihui Ni,  Zhijin  Guan, Xiao y u  D a i and Wenju a n  Li, “Usi ng New Designed NLG Gate for  th e Realization of Four- Bit Revers ib le  Num e rical Com p arator ”,  Intern ational Conference on Educ a t ional and Netw ork Technology  ( I CENT-2010 ) ,  IEEE , pp . 254-25 8, 2010 .  [8]   Himanshu Thapliy al  and M.B  Srinivas,  “A New  Reversible TSG  Gate  and Its Ap plication For D e signing Efficient  Adder Circuits ”, 7th  Internatio nal Symposium on  Representa tions and Meth odology of Fu ture Computing   Technologies ( R M 2005) , Tok y o ,  Japan, September 5-6 ,  2005 .  [9]   T.  Toffoli, “Reversible Computing”,  Tech memo MIT/ LCS/ TM- 151, MIT Lab  fo r  Computer Science, 1980.  [10]   E. Fredk i n  and  T. Toffo li, “Conservativ e Log i c”,  I n t’l  J.  Theoreti c a l Ph ysics , Vol.  21, pp . 219-  253 , 1982 .  [11]   R. Fey n man, “Quantum  M ech ani cal  Com puters , ”   Optics News , Vo l. 11 , pp . 11–20 ,  1985.    [12]   P e res ,  “ R evers i b l e  Logic  and  Qu antum  Com puter s ” ,  Ph ys ica l  r e vi ew A , 32 : 3266-   3276, 1985 .  [13]   Diganta Sengup ta, Mah a muda Sultana, At al C h audhuri, “Realization of a N ovel Reversible S C G Gate and its   Application for  Designing Par a llel A dder / Subtractor and  Match Log i c”,  In ternational Journ a l of Computer   Applica tions , Vol 31, No. 9, pp. 3 0 -35, Octob e r 20 11.  [14]   Vandana Shukla, O.P. Si ngh, G.R. Mishra, R . K.  Tiwari, “Design of a  4-bit 2’s Co mplement Rever s ible Cir c uit fo r   Arithm e tic  Log i c Unit  Appli c ations” ,   The I n ternational C onference on  Communication, Computing a nd  Information Technology ( I CCCMIT) ,  Special Issue of  International Journal of  Computer Applications , pp. 1- 5,  2012.  [15]   Lavan y a Thunu guntla, Bindu  Madhavi K,  Pu llaiah T, “Designing of Effici ent Onlin e Tes t able Reversib le  Multiplex e rs an d DeMultiplex e r s  with New Reversible Gat e ” ,   In ternational Journal  of  Engineering Research and   Applica tions ( I J ERA) , Vol. 2 ,  Iss u e 2, pp. 183-19 1, Mar-Apr 2012 .    [16]   Md. Mahfuzzr ez a, Rak i bul Islam ,  Md. Bel a ye t Al i, “ O ptim ized D e sign of High Pe rform ance Rev e r s ible Multip lier  Using BME and MHNG  Reversible Gat e ” ,   American Internatio nal Journal of  Re search in Science, Technolog y,  Engineering &   Mathematics , IA SIR USA, Vol. 2 ( 2), pp . 227-232 , March-May   201 3.  [17]   M. P Fra nk,  “ Introduction to Reversible Computing:  Motivation, Progress and  Cha lleng es ”, Proceedings of the 2nd  Conference on  C o mputing Frontiers, pp . 385–390 , 2005 .  [18]   Nagamani AN,  Jay a shree HV,  H R  Bhag y a lakshmi, “Novel Low Power Comparat or Design using Re versible Logic  Gates”,  Indian  Journal of Comp uter Sc ience and  Engin eering  ( I JCSE) , Vol. 2 ,  N o . 4 ,  pp . 566-57 4, Aug -Sep  201 1.    [19]   M a jid Haghp ara s t, M a r y am  Ha j i zad eh,  Roga yye, Ro zhin  B a sh iri, “On the S ynthesis of Diff erent Nanometr i c  Reversible Conv erters”,  M i ddle - East Journal  of   Scien tifi c  Resear ch , vo l. 7, issue  5, pp . 715-720 ,  2011.  [20]   Vandana Shukla, O.P. Si ngh, G.R. Mishra, R.K. Tiwari , “A novel approach to design  decimal to BCD encoder with  reversible logic”,  Internationa l Conference on Power, C ontrol  and Embedded Systems ( I CPCES) , IEEE , pp. 1- 5,  2014.  [21]   Y.S y am al a, A . V.N Til a k, “ R e v ers i ble Ar ithm e ti c Log i c Uni t ” , 3rd   International Confer en ce on Electronics  Computer Techn o logy ( I CECT) , Vol. 5 ,  pp . 207- 211, 2011 .  [22]   J.W. Bruce, M.A. Thornton , L. Shiv akumaraiah, P.S. Kokate,  and X. Li,  “Efficien t Adder Cir c uits Based on   a  Conservativ e Re versible Log i c  Gate” ,   IEEE Co mputer Society  Annual Symposium on VLSI , April 25-26, 2000 ,   Pittsburgh, Penn s y lvan ia .   [23]   Majid Haghpar a st and Keivan  Navi “A  Novel R e versible Full A dder Circu it for  Nanotechno log y  Based S y stems”   Journal of Applied Scien ces , Vol. 2(24) , pp . 3995 -4000, 2007 .  [24]   R. Aradh y a ,  R ,   Chinm a y e ,  and  K. M u ralidh a ra ,  "Des ign, Optim i zat ion and  S y n t h e s i s  of Eff i ci ent  Revers ibl e  Log i c  Binar y  Decoder , "  Internationa l  Journal of Comp uter App lica tion s , Vol. 46, pp. 4 5 -51, 2012 .    [25]   H. P. Shukla, A. G. Ra o, P. Mall, “Design of low power comparator  circuit based on reversible log i c techn o log y ”,  1st  International Conference on  Emergi ng Trends and Applicatio ns in Computer  Scien ce ( I CETACS) ,  IEEE , pp. 6 - 11, 2013 .    [26]   Irina Hashmi and Hafiz Md. HasanB abu, “An Efficient Design  of a  Reversible Barrel Shifter”, 23rd  Internation a l   Conference on  VLSI Design , 201 0, pp .93-98.  [27]   M.  M.  Ma no (1979),   Digital logic and  computer  design , Pren tice- Hall, Inc. (New   York).  [28]   William  I .  Fletcher (1980) ,  An  engineering  approach to  digital d e sign , P H I  Learn i ng P r iva t e  Lim i t ed,  (Indi a).     Evaluation Warning : The document was created with Spire.PDF for Python.