Intern ati o n a l  Journ a l of  Re con f igur able  and Embe dded  Sys t ems  (I JRES)  V o l. 4,  N o .  2 ,  Ju ly 20 15 , pp . 12 9 ~ 14 1  I S SN : 208 9-4 8 6 4           1 29     Jo urn a l  h o me pa ge : h ttp ://iaesjo u r na l.com/ o n lin e/ind e x.ph p / IJRES  An Integrated Architectura l Clock Implemented Memory  Desi gn Analysis      Ra vi  K h a t w a l ,  M a n o j K u m a r  Jai n   Department o f  C o mputer scien c e, Moha n Lal Sukhadia University, Udaipur ,  India      Article Info    A B STRAC T Article histo r y:  Received  Ja n 12, 2015  Rev i sed   Mar  28 , 20 15  Accepted Apr 22, 2015      Recen tl y Low p o wer cus t om  m e m o ry  d e s i gn is  the m a jor is s u e for em bedded   designer. Micr o wind and  Xilinx si m u lato r perform s  eff i ci ent c ach e   simulation and  high performances with  low power consumption. SRAM  effic i enc y  an al yzed with 6-T arc h ite ct ure design  and analy z ed the simulation   perform ance for  s p ecific app lic ation .  W e  have im plem ented clock bas e d   m e m o ry arch ite cture  des i gn  an d ana l yzed  int e rnal  clock  eff i c i enc y   for   S R AM .  Architec t ural clock im plem ented  m e m o ry  des i gn that red u ces   ac ces s   time and pro p agation delay time fo r embedded devices. Internal  semiconductor material  im provement increases  simu lation perf ormance and  thes e d e s i gn  im plem ented  for  app lic ation  s p eci fic   des i gn ar chit ec tu re.       Keyword:  ASI P   H i gh  p e rf or m a n ce   ISA   Sem i cond uct o r  de vi ces   Si m u lato rs   SRAM sim u lation   Copyright ©  201 5 Institut e  o f   Ad vanced  Engin eer ing and S c i e nce.  All rights re se rve d .  Co rresp ond i ng  Autho r :  Rav i  Kh atwal,    Depa rtem ent of c o m puter sci e nce,  M oha n  Lal  Su kha di a Uni v ers i t y ,  Udai pu r,  R a jas t han,  I n di a  Em a il:rav iso f t 4 @g m a il.co m       1.   INTRODUCTION   C u st om  archi t ect ure  desi gn   anal y zes t h e  b e havi or  o f  m e m o ry  used  f o r  hi gh  pe rf o r m a nce a n d l o w   po we r con s um pt i o n .  Vari ou s  sim u l a t o rs used fo r Hi g h  p e rf orm a nce t h at  sim u l a t e s cache desi g n .  We ha ve   use d  som e  sim u l a t o rs as m i cro wi n d ,  Xi l i nx. T h ese  sim u l a t o rs i nvol ved i n  t h e  desi g n i n g of   m e m o ry   architecture.  Micro wi nd sim u la tor pr oduces the arc h itectural m e m o ry de sign a n d sim u la tes an int e grat e d   ci rcui t .  M i cr o  wi n d  c ont ai ns  a l i b ra ry  o f  c o m m on l ogi c  a n d  anal og  IC s   t o  vi e w  a n d si m u l a t e  l ogi c ci rcui t s .  Electric ex tractio n  of th is ci rcu it is au t o matically  performed analog si m u la tion  curve imm e diate l y.  Sens e   a m p lifier p l ays do m i n a n t  ro le in  SR AM cell u s ed  to sen s e  the stored data . Se nse am plifiers are  used to rea d   th e con t en ts  o f   SRAM cel ls an d   p e rfo rm a m p lificati o n, d e lay redu ctio n   and   p o wer  redu ction .  Xilin x  si m u lato r used to   v e rifies th e  fun c tion a lity an d ti m i n g   of i n teg r ated circu it d e si g n s .  Xilin x  sim u latio n  pro cess  is allo wed  as t o  creatin g and   v e rifying  co m p lex  circu it’s  fun c tio ns.  Recently transistor technol ogy incr eases the SRAM capabi lity usually  6-12 transistors used for hi gh  perform a nce but the cell size gra dually  increases is  m a jor  issue.  Whe n  we  r e du ce th e  no .  o f  tr an sistors an d  i m p l e m en ted  clo c k   b a sed  m e m o ry arch itectu r e  d e si g n  th at redu ces t h e  meta-stab ility  an d d a ta l o sses fo r  SR AM . M .  K u l d ar,  K .  Fa n,   M .  C h u a n d  S.  M a hl ke  [ 1 ]  p r op ose d  a  t ech n i que t o  sy nt hes i ze t h e l o cal  m e m o ry   architecture of a  clustere d  acc elerator  u s i n g a  ph ase-or d e r e d   ap pro ach.  P. Mer o lla,  J. A r t h ur ,  F. Ak op yan ,  N .   Im am , R .  M a no ha r,  pr o pos ed a t e c hni qu e t o  sy nt hesi z e  t h e l o cal  m e m o ry  arc h i t ect ure  of  a cl u s t e re d   accelerator  usi ng  a phase - ordered a p proac h . P. Merolla,  J. Art h ur,  F. Akopyan,  N.  Im a m , R. Manohar,  D.S.  M o d h a  [2]   des i gne d fa b r i cat ed  key  b u i l d i n g  bl oc k  of  m odul ar  neu r om orphi c a r c h i t ect ure, a  ne ur osy n a pt i c   core , wi t h   25 6 di gi t a l  i n t e grat ed,  fi re  neu r o n s a nd a  1 0 2 4 x 2 5 6   bi t  SR AM  C R O SS B A R  m e m o ry desi g n   architecture. P. R. Panda,  N.  D.  Dut t  an d  A.  Ni co ul au  [3]   Pro p o se d scrat c h- pa d m e m o r y  archi t ect ure  desi g n   Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 2 ,   Ju ly 2 015   :   12 9  –  141  13 0 fo r a ppl i cat i o n  speci fi c  p r oce ssor  an d  use d   opt i m i zati on t e chni que  f o r  cu st om i ze em bedded  sy st em . J. Par k       And P. C. Dini z [4] designed  Static RAM an d sync hronous Dynam i c  RAM with efficient latency and access   m odes. The synthesis m e thods  [5] us e d  for FP GAs  utilize advance d   m e m o ry structure, s u ch as  “s m a rt  b u ffer”, th at req u i re recov e ry o f  ad d ition a l hig h -lev el in fo rmatio n  ab ou t lo op s and  array. Sen s e am p lifi e r [7 ]   design im proves the se nsing  delay and  perform s excellent  tolera nce to  proces s va riations.  Three  nove l cache   m odels [9] usi ng M u ltiple-Valued Logic (MVL) t o  re duces the cache   data storage a r ea and cache  energy   co nsu m p tio n  fo r em b e d d e d  syste m s. Sp in -tran s fer to rq u e  RAM (STT-RAM) [1 0 ]  is an  e m erg i n g  nonv o l atile  m e m o ry  t echn o l o gy  t h at   has l o w - p o w er  an d  hi g h - d e n si t y  adva nt age s   ove r  t h e SR AM .        2.   AR CHITE C T U R A L S R AM  DESI GN   The  6-T Static  SRAM  contains acce ss tra n s i stor.  R A M  de sign arc h itecture  has im ple m ented with  PN d i ffu s ion ,   metal co n t atn e ss d a ta un it, b it lin e etc (see fig u re 1). Micro  wind  [8 ] simu lato r  u s ed  to  d e sign  and sim u late  SRAM desi gn architecture .  Theses access  transistors are  connected t o  the word line a t  their  sp ecific g a te term in als, an d  th e b it lin e at their source/dra i n terminals. Wo rd  lin e is u s ed  to  select th e cell  wh ile th e b it lin es are  u s ed  to p e rf orm  read / write op eration o n  th e SR AM  cell. Me m o ry  co n t ro ller  g e n e rates  the proper si gnals to veri fy the speci fic m e mory location  ne eds to  be acces se d, a n d the n  having the  data show  up on the  data  bus . Internal architecture  of Static SR AM (s ee figure  2) ha s im ple m ented with sem i conduct o r  m a t e ri al . Sim u l a t i on spee d  de pen d s  u p o n  se m i cond uct o r m a t e ri al  desi g n  a nd m e t a l  cont e c t n ess ( s ee fi g u re  3 ) .  We i m pro v e t h e sem i conduct o r  m a t e ri al s for SR AM  a n d  a n al y ze i t s  i n t e r n al  cl oc k e ffi ci ency . Sem i con duct o r   m a t e ri al  desi g n  i m pro v e t h e  SR AM  ca pabi l i t y  and re d u ces  t h e  gap  bet w e e n  p- n s u bst r at es. T h e  4 set s   of  6 - T  SRAM design h a v e   im p l emen ted  with silicid e (salicid e) m a terial an d   an alyze  its clo c k b a sed   me m o ry   archi t ect u r e (s ee fi g u re  4 )   de si gn . C l oc k m a i n t a i n  t h e m e m o ry   ope rat i o ns  so m e m o ry  can  per f o r m  schedul e d   write an d read   o p e ration s .We  h a v e  im p l e m e n ted  C L OC K  ba sed  sram  d e sig n  with th e h e l p   o f  x ilinx  simu lator  (see fig u re 1 5 ) .             Fi gu re 1.   C M O S   6 - T SR AM  C i rcui t   st ru ct ur e    Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES   I S SN :  208 8-8 7 0 8     An  Integrated Arc h itectural Clock  Im pl em ent e d  M e m o ry  Desi g n  An al y s i s   ( R avi  K hat w a l )   13 1   Fi gu re  2.  B a si c I n t e rnal   a r c h itecture  of CMOS SRAM       Figure  3. Metal contactetnes s   analysis in SR AM      Fig u re  4 .  Silicid e m a terial in  SRAM cell    Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 2 ,   Ju ly 2 015   :   12 9  –  141  13 2     Fi gu re  5.   C l oc k  base d SR AM  desi gn  arc h i t ect ure       a.   Sense Amplifi er  Sen s e am p lifier u s ed  to  g e n e rate lo w po wer  sig n a ls fro m  a   b it lin e th at sto r ed  in  a m e m o ry cell, an d  a m p lifies with  s m all v o ltag e  swing  to   recog n i zab l e lo g i c  lev e ls so  th e  d a ta can   b e  easily in terp reted .  The  sense - am pl i f i e r ci rc ui t s  (see  fi g u re  6) c o nsi s t  of   6  (us u al l y  4) t r a n si st o r s an d o n e se ns e am pl i f i e r used f o r   each c o lum n  of m e m o ry cells , so the r e  are  usually thousa nds  or m i llions of  i d entical se nse am plifiers used  for  p e rform a n ce im p r o v e m e n t s.  We  h a v e  im p r o v e d  t h e sen s e  am p lifier circu it with silicid e to  salicid e material.  Th ese m a terial s i m p r ov e SR AM cap ab ility  an d  in creased th e si m u latio n  p e rfo r m a n c e. Sen s e am p lifier u n it  cont ai n s  dat a  u n i t ,  sense  u n i t ,  pre - cha r ge u n i t  et c. C e ll in tern al m a terial i m p r ov es th e simu latio n   p e rforman c e  fo r s p eci fi c a p pl i cat i on a n d  g r ad ual l y  red u c e s t h e  p o we r c ons um pt i on.             Fi gu re  6.  Se ns e am pl i f i e r archi t e t c ure  desi g n         Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES   I S SN :  208 8-8 7 0 8     An  Integrated Arc h itectural Clock  Im pl em ent e d  M e m o ry  Desi g n  An al y s i s   ( R avi  K hat w a l )   13 3 b.   SRA M  C e ll  Ana l y s is fo r Low Po wer  The  64-T  Static SRAM  desi gn im ple m ented with acce ss t r ansistors.  64-T  Static SRAM  circuits  have   sen s e am p lifier  u n it that prov id es low  p o wer sign als  from  a b it lin e wh ich rep r esen ts a  d a ta b it st o r ed  i n   a  sram  cel l. 6 4 -T i m p l e m en te d  with   Data IN un it, Da ta  OUT  un it, Ch i p  selectio n   unit an d  sense am p l ifier   ci rcui t s  (see fi gu re 7 ) .  Whe n   we ha ve ena b l e d chi p  an d se nse am pl i f i e r can pe rf orm s   m e m o ry  ope rat i o n.  We  h a v e  im p l e m e n ted  silicid e material q u a n t ity th en  it ca n  gradu a lly red u ce t h e po wer con s u m p tio n  and  p e rform s  efficien t si m u latio n .  Salicid e material i m p r o v es th e si m u lat i o n  p e rfo r m a nce with  lo w p o wer  con s um pt i on a n d  re d u ces t h e   gap  bet w een  p n  s u b s t r at e.  W e  ha ve i m pl em ent e d  sram  des i gn  wi t h  cl ock   base d  me m o ry archit ecture a n d a n alyze its si m u lation efficiency (see figure  8).          Fi gu re  7.  C o m p l e x  6 4 -T  SR A M  cel l  desi g n       3.   CLOC K  B A S E D MEMO R Y  AR CHITE C TU RE DESI GN   Xilin x  [6 ] sim u la to r prov i d es th e in terp retatio n o f   VH DL  or  V E RILO G c o d e  into circuit s   fun c tion a lly an d perform s  t h e l o g i c  resu lts of t h e  HDL to   d e term in e  circu it op eratio n s .  Du ring the HDL  synthesis m echanism ,  XST analyzes  t h e HD L code a n d at t e m p t s  t o  i n fer  t h e speci fi c de si gn  bui l d i ng  b l ocks .  SR AM  desi g n   im pl em ent e d wi t h  cl ock  bas e d desi gn si n g l e  cl ock co nt r o l l i ng t h e w r i t e  & read  ope rat i on  wi t h   th e h e lp  of inv e rter  (see figu re  8 )  wh en  sig n a l activ ated   th en  it p e rform s   m e m o ry  o p e ration s .  When  write  en ab led  activ at ed   write ad dress is u s ed   fo r i n pu t  d a ta  t r a n s f er a n d cl oc k a c t i v at ed f o r  w r i t e  ope rat i ons .  Whe n   Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 2 ,   Ju ly 2 015   :   12 9  –  141  13 4 clock rea d  is  activated the n  it can  p r o d u ce  t h e o u t p ut   dat a  fo rm   and per f o r m s   read ope rat i o ns.   The s e   architectural clock ba sed synt hesize  de sign  i m p l e m en ted  with  LUTs, m u x, an d  buffer etc (see  figure  9  & 10).            Fi gu re  8.  SR A M  cel l  desi g n           Fi gu re 9.   R TL desi g n  of   SR A M     Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES   I S SN :  208 8-8 7 0 8     An  Integrated Arc h itectural Clock  Im pl em ent e d  M e m o ry  Desi g n  An al y s i s   ( R avi  K hat w a l )   13 5     Fig u r e  10 . Synth e size  d e si gn  an alysis  of   SR A M       3. 1   Du al  Cl ock S R A M  Desi gn   Dual cloc k implem ented cache desi gn c ont ains sepa rate read cloc k a n d writes clock  whe n  signal   activ ated  th en   it can  p e rform m e m o ry o p e ratio n s .  Wh en   write en ab led   th en  activated   th e write add r ess for  in pu t data transfer and   sep a rate write cl o c k activ ated   f o r   wri t e   ope rat i o ns.  A n ot her  re ad cl ock  i s  act i v at ed  t h en i t  can  pr od uce t h e  o u t put   dat a  an d  per f o r m s  read  ope rat i o ns.  D u al  cl ock  A r c h i t ect ural  sra m  desi gn   im pl em ent e d  wi t h  ff d, b u f f er   et c ( s ee  f i gu re 11 &  12 ).          Fi gu re 1 1 . D u a l   C l ock SR AM   desi gn     Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 2 ,   Ju ly 2 015   :   12 9  –  141  13 6     Fi gu re 1 2 . D u a l   cl ock SR AM architectural  design      3. 2   Clock Implem ented SRAM  Design      W e   h a v e  im p l e m en ted  clo c ks w ith  sub d i v i sio n  m ech an ism and  used counter s wh ich ar e  asso ciated  wi t h  a  st ream  of  t i c ks t h at  re prese n t  t i m e peri o d s. C l ock   m a nage  read  a n d  w r i t e  o p e r at i ons  wi t h  hel p   of  cl oc k   subdi v ision m e chanism .  Arc h itectural clock  base d SR AM   d e sign  im p l e m en ted   with  coun ters, buffer et c (see  fi g u re 1 3  & 1 4 ) . C l ock  base d  cou n t e r m a nage al l  ope rat i o n  wi t h   pr ope r  sche dul e an d r e duce s  pr o p a g at i o n   del a y  t i m e  of SR AM s. C l oc k i m pl em ent e d SR AM  (see f i gu re 1 5 ) i m prove i n t e rnal  cl ock m echani s m  t h at   reduces t h e  power cons um ption and  pe rform s  scheduled  write /rea d  operation so it c a n  reduces  the  access  tim e  and propa g ation  delay time. Si ngle clock SRAM ha ve access time a s   1ns and dual  clock sram  contains  sim u lation access tim e  as  0.8 ns , clock im ple m ente d  m e m o ry architecture m e c h anism   reduces the  pr o p agat i o n  de l a y  t i m e  as 0.2 n s i n   efficient  manner (see  fi gure  16&17).  Evaluation Warning : The document was created with Spire.PDF for Python.
I J RES   I S SN :  208 8-8 7 0 8     An  Integrated Arc h itectural Clock  Im pl em ent e d  M e m o ry  Desi g n  An al y s i s   ( R avi  K hat w a l )   13 7       Fi gu re  1 3 . C l o c ks i m pl em entat i on i n  SR AM     Evaluation Warning : The document was created with Spire.PDF for Python.
                        I S SN :  2 089 -48 64  I J RES Vo l. 4 ,  N o . 2 ,   Ju ly 2 015   :   12 9  –  141  13 8   Fi gu re 1 4 .  C l o c k di vi de n d   se ct i on  i m pl em ent a t i on f o r SR AM   cel l       Fi gu re  1 5 .   C l o c k i m pl em ent e d SR AM  cel l  d e si gn   Evaluation Warning : The document was created with Spire.PDF for Python.