TELKOMNI KA   ISSN:  1693-6930    ■     Inve stigation  of Short Cha nnel Effect on  Ve rtical Stru cture s  in … …  (Muna wa r A. Riya di)  175 INVESTIGATION OF SHORT CHANNEL EFFECT ON  VERTICAL STRUCTURES IN NANOSCALE MOSFET      Muna w a r A. Riy a di 1 , Ism a il Saad 2 , Raz a li Ismail 3   1 Depa rtment  of Electrical Engine erin g, Di pone goro Un iversity, Semaran g  502 75,  Indone sia   2 School of En ginee ring & IT, Universiti Malaysia Sa b ah, 8899 9, Kota Kinabalu,  Sabah, Malay s ia   3 Faculty of Electri c al Engi n eerin g, Unive r siti  Te knol og i Malaysia, 80 310 Sku dai, Johor, Mal a ysi a   *Co rre sp ondi ng autho r: muna war. riyadi @iee e.org       A b st r a k  Perkem bang an MOSFE T  ya ng te rkini m e m e rl uka n  pe nde katan i n o v at if untuk  m e m pertahanka n  tre n  m i niaturi s a s i  ke  dim ensi  nan o. Ma kalah  in i m e m f okuskan p ada  sifat  fisi k  MOSFET ve rtikal dalam  u k uran n ano.  Struktu r  ve rti k al ad alah  salah satu jen i s de vai s  ya ng   m enjanjika n   untuk m i niat urisasi l ebih  lanjut, den ga n fitur ya ng t i dak te rikat d enga n lithog rafi  dalam  pem buatann ya. Pe rban ding an ki nerja M O SFE T  verti k al d a n  lateral u n tu k panj ang  ka nal  Lch be ru krua n nano ini ditunju k kan den gan bantu an  perhitu nga n num erik. Eval uasi pa ram e ter- param eter ef ek kanal pe n dek (sh o rt ch annel  effe ct-SCE), yaitu  penu run an te gang an am bang   batas,  su bth r eshold  swin g (SS),  drai n ind u c ed  b a rri er l o weri ng (DIBL) d an a r u s  b o cor  m enunjukka n  keuntun gan  yan g  cu kup b e sa r,  se rta beberapa p e rti m bangan dal am   m enerap kan   stru ktur te rse but, khu s u s n y a untu k  u k uran nan o.    Kata kunci :  efek kanal p e nde k, MOSF ET verti k al, n ano scale de vi ce, pab rikasi       A b st r a ct  The re cent  d e vel opm ent of  MOSFET dem ands  inn o vati ve  app roach to m a i n tain the  scaling i n to  nano scale  dim ension. Thi s  pa per  fo cuse s o n  the  physi cal n a t ure of  verti c al  MOSFET in  nano scale  re gim e . Vertica l  stru ctu r e i s  one  of the  prom isin g de vices in fu rth e r  scaling, with  rela xed - lithog raph y featu r e  in t he m anufacture. Th e com pari s o n  of vertical an d  lateral M O SF ET perfo rm ance fo r na no scale  chan ne l length (Lch) is dem on stra ted with the h e lp  of num eri c al  tools. T he  eval uation  of sh ort  ch annel effec t   (SCE) parameters , i.e. thres h old  voltage roll -off, subthreshold  swing  (S S), drain i n duced barri er lowering (DI B L)  and  leakage  curre n t sh ows the  co nsi d erabl e a d va n t ages  as we ll as it s thre ad-off in im p l em enting the   stru cture, in particul a r for n ano scale re gi m e .    Keywords: ve rtical MOSFE T , devai s u k u r an  na no, sh o r t chan nel effect, fabri c atio n      1. INTRODUCT I ON  The re ce nt d e velopme n t of MOSFET has re a c hed t he progress that  the ch an nel length   goe s sho r ter into  na nomet er scale. Whi l e  the MOSF ET  und ergoe s scaling   do wn of  the   si ze  in   orde r to imp r ove integ r at ed ci rcuit pe rforma nc e such a s  spee d, powe r  co nsum ption, a n d   packin g  d e n s ity, a numb e r of  challe nge s n eed   to  be  overcom e .  This imp r ove m ent in  devi c e  spe ed an d the sh rin k ing  of dimensi o ns ha s  c onti nued su ccessfully  fo r over 30 yea r s,  as  predi cted  by Moore's  La w  more th an 4 0  years  ago[1] .  While th e pe rforma nce an d den sity of the  device i s  exp e cted to b e  h i gher  with th e sh rin k i ng  o f  the gate len g th, some  ch alleng es o n  the  ordin a ry, late ral MOS d e vice a r o s e [2]. This di men s ion re du ction  has th e big gest imp a ct  on   lithogra phy, as the  key e quipme n t for transfe rri ng  desi gn featu r es onto  su bstrate. Whe n  the   device  re sol u tion go es sm aller, it give s the  co n s e q u ences for th e u s e  of lith ogra phy  sou r ce  wavele ngth. As a rule of thumb, the re solutio n  of lithography is a bout half of the wavel engt h of  its so urce [3].  Thu s , with  chann el length  goe s into   su b-10 0 nm i n  l ength, the lith ogra phy ha d  to   be into  de ep  UV  or even  in the  x-ray  re gion,   whi c h eventu a lly  lead to  mo re  expen sive  a n d   sop h isti cate  equipm ent in stallment. Wi th it, the cost  of manufa c turing  and  also its co mplex i ty  tend to incre a se d r amati c ally. Other ch alleng es  ove r  the chann el scaling a r e th e sho r t cha n n e l   effects. T he  sho r t chan ne l effect in clu des th re sh ol d voltage  re ductio n , in creasi ng di ssip ation  Evaluation Warning : The document was created with Spire.PDF for Python.
                                       ISSN: 1 693-693 0     TELKOM NIKA   Vol. 7, No. 3,  Desem b e r  2009 :  175  - 180   176 power, I off  roll-off an d d r ain i ndu ce d  barrie r  lo wering  (DIBL) [4]. As a  result, alte rna t ive  techn o logie s   are  esse ntial  as  well a s  a d v ance d  devi c e physi cs ap proa ch  for ov ercomin g  the s e  chall enge s.   A numbe r of  re sea r ch ha ve been  co n ducte d exten s ively to ove r co me the  problem in  further scali n g, incl udin g  t he  resea r ch i n  ne w  materi als  (hig h-k fo r g a te diel ect r ic, fo r in stan ce)  and new dev ice stru ctu r e s  [5-10].  The vertical  tran si stors have been re cog n ized as potenti a l  solutio n  in overcomin g  the scaling  probl ems  due to litho grap hy re sol u tion in wh ich   decana nomet er chan nel s can b e  re alized with the  accuracy of i on impla n tation or e p itaxial   gro w th[11, 1 2 ].  A vertical  MOSFET structu r e h a s i t s sou r ce, chann el and  drain a r rang ed  vertically, usually using a  silicon  pillar. Its channel re gion locates at the si dewall surface of the  pillar. By thi s   stru cture, the  gate l ength  d e fini tion i s  in d epen dent  of li thogra phy b u t only d epe nd s  on the ve ry well co ntrolle d  vertical p r o c e ssi ng, e.g.  pil l ar et ching, th in film depo si tion or  gro w t h .  Another  po ssible adva n ta ge is th e in crea sed  pa cki ng de nsity a s  the  cha n n e l width i s  la rge   becau se of the usa ge of all side wall s as chann el region [13]. With the nee d to redu ce the  cha nnel l eng th, advance m ent in fab r i c ation te ch ni que s was  essential fo r th e su ppressio n  of  unwanted p h enome na.   In this pap er, the compa r ison of late ra l and vertical  MOSFET's  perfo rman ce  will be  pre s ente d . This pa pe r will  con c ent rate  on sin g le gat e vertical  structure comp ared to its l a teral   cou n terp art,  different than  the app roa c h of verticall y  double g a te tran sisto r  [14]. The soli d  sou r ce diffu sion techniq u e  wa s  sel e cted in thi s  review fo r its simpli city in  stru ctu r e a nd  pro c e ssi ng. In addition, its behaviou r  ov er sch o rt  cha nnel effect  wil l  be discu s se d extensively  b y   the help of  nume r ical an alysis u s in g  Silv aco technolo g y com puter-aid ed  desi gn (T CA D)  s o ftware.       2.  DEVICE STRUCTURE AND PHYSICAL MODELS   Figs. 1 ( a)  an d (b ) sho w  th e ba sic  stru ct ure of ve rtical  and late ral M O SFET, re sp ectively.  Only on e  sid e  of th e ve rtical Si pill ar is  simu late d,  while u s u a lly b o th si de  are  use d , for the   one- to-one  com p arison bet we en the lateral  and vertical  stru cture. Fro m  this pictu r e  it is obvious  that  the chan nel i s  located vert ically betwe e n  drain an d source (Fi g . 1(b)), an d that the definition o f   cha nnel regio n  for vertical  MOSFET is li thogra phy-i nd epen dent.                   ( a )           ( b )     Fig. 1 The co nce p t of (a) la teral and  (b)  vertical MOS F ET      Silicon wafer with  uniform   boron doping of 10 18  cm -3  i s  u s ed  a s  ba se  sub s trate for b o th   stru ctures. T h e use of relatively high sub s trate  dopin g   is a  con s e q u ence of devi c e scalin g whi c h   requi re s hi gh er  sub s trate  dopin g  for  sh orter  gate le n g th. In additio n , it also give s be nefit for t he  suppression  of short channel effe ct [4].  A 5-nm Silicon oxide (SiO 2 ) is grown o n  the sub s trate  as  a gate diele c tric, whil e polysilicon whi c h  is heavily do ped with arse nic of 10 19  cm -3  is applied for  gate ele c tro d e . The p o lysil i con  gate  wa s al so u s e d  a s  ma sker fo r  self-ali gne d source a nd  drain  regio n  fo r lat e ral  structu r e ,  while  no   sel f -aligne d p r o c ess i s  i n  the   vertical. T h e   sou r ce  and  d r ain  regio n  was constructe d by  dopin g  of  ph osp horus wit h  co ncentration of 10 20  cm -3 . Aluminum  wa s  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOMNI KA   ISSN:  1693-6930    ■     Inve stigation  of Short Cha nnel Effect on  Ve rtical Stru cture s  in … …  (Muna wa r A. Riya di)  177 use d  as met a l conta c t, and ohmi c  co ntact wa s a s sume d betwe en metal and  semicond uct o r.  The late ral  structu r e  wa s  desi gne d u s i ng sta nda rd  MOSFET p r o c e ssi ng  seq u ence. In oth e r   hand, th e ve rtical  structu r e ha s  additio nal p r o c e ssi n g   ste p s  to standa rd se qu ences, with  t he  requi rem ent  of the tren ch   (pilla r)  definition. In or de r to obtain  cle a r cut pill ar, i s o t ropic etch was  applie d for this purpo se. T he heig h t of the pillar is  a d juste d  with the targete d  chann el length ,   and al so by d e termini ng th e requi re d sp ace for  drai n impurity diffusion jun c tion.   The devi c e structu r e was  then sim u late d usin g SILVACO' s ATLA S software p a ckag e  [15].   Several cha nnel  l engt hs we re simu lated  to  u nde rstan d  the  pe rforma nce a n d  characte ri stic  of the device s . For th e pu rpose of comp arison  study  based o n  ide n tical mo del s for both d e vice s   the an alysi s   on I-V  ch ara c teristics and   se con dary  effects a r e to  b e  captured  well. The  Lom b a rdi  model [1 6] was  applie d a s  it h a s ta ke n into a c cou n t the mo bility degradatio n o c curs in si d e   inversi on lay e rs th rou gh t r an sverse a n d  longitudi nal  field. In a low ele c tri c  fi eld, the ca rri er   mobility is given usi ng  Matthiessen’s rule as                ( 1 )       μ AC  is the surface mobility limited by scat t ering with acousti c phonons given by                  ( 2 )       whe r e B=4.7 5 x10 7  cm/s,  C=1.74x10 5 , N is total dopi ng co ncentrat i on, E ┴  transv e rse field and  T L   is lattice tem perature in K e lvin.  μ b  is th e mobility limited by scatt ering  with optical intervall e y  phon on s give n by             ( 3 )                   ( 4 )       whe r e  μ o  = 5 2 . 2  cm 2 /(V. s ) ,  μ  m =141 7 cm 2 /(V.s ) ,  μ 1  = 43.4  cm 2 /(V.s ) , C r  =  9. 8 6 x 1 0 16  cm -3 , C s  =  3.43x10 20  cm -3 , N A  is the total densi t y of impuriti e s,  μ sr  th e  surfa c e  roug hne ss facto r  for  electron s a n d  =5.8 2 x10 14  cm 2 /(V.s).  The m obility  degradatio n  due to  p r e s e n t of ele c tri c  f i eld  is given by the relation             ( 5 )      whe r e  μ n0   is the electrons l o w-electri c -fi e ld mobility and  E||  is the longitudi nal el ectri c  field in  the   dire ction of  current.  V SATN   is the  satu rat ed d r ift veloci ty calcul ated  from temp era t ure-dep end e n t  model[17].   The re combi nation beh aviors  bet wee n  electr on s a n d  hole s   are  de scribe d by S hockley- Rea d -Hall eq uation with fixed ca rri er lifetimes . An inte rface fixed ox ide ch arg e  of 3x10 10  C/m 2  is  assumed  with the presence of  n-type pol y silicon gate.  The  com b inat ion of  Gumm el and  Newton   nume r ical me thods  wa s e m ployed for  a better init ial  guess in  sol v ing quantitie s for obtai nin g  a   conve r ge nce of the  device stru cture.    Evaluation Warning : The document was created with Spire.PDF for Python.
                                       ISSN: 1 693-693 0     TELKOM NIKA   Vol. 7, No. 3,  Desem b e r  2009 :  175  - 180   178 3.  RESULTS A ND DISCUS SION   The  device’s ele c tri c al  propertie s  we re extr a c ted  prima r ily  for the  an alysi s  of  sh ort  cha nnel  effect. The effe ct  of structu r e  o n  the th re sh o l d voltage  is  sho w n  in  Fig u re  2. Th e  re sult  sho w s ten d e n cy of  de cre a se  in th re shold vo lta g e   for de crea sing cha nnel  length  fo r b o th   st ru ct ur e,  wh ile V th  decre ase s  more d r amati c ally below 10 0 n m . The threshold voltage s o f   vertical  struct ure  are g ene rally high er th an that  of lat e ral,  however the  roll-off te nden cy (i.e.  the  rate of th re shold d e crea se in lo we r chann el le n g th) for both  grap hs indi cate that verti c al  s t ruc t ures are more lik e ly  to  have  bett e r c o ntrol of  t h res hold ro ll-off. Wors e roll-off is a  s i gn o f   less co ntrol f o r chann el, and eventually  it can l ead to  negative thre shol d voltage , which  req u ires  compli cate d bias  setup for its operatio n.  The value of  V th  is critical  for switchin g operati on, and e s pe ciall y  for determi ning the  operating  reg i on of tran sistor's  OFF - sta t e, whi c h  obv iously lie s  be low th re shol d  voltage.  Whi l e   V th  goes hig h e r, the  co rrespondi ng off-v o ltage  coul d  be  set mo re f l exible, and  e v entually the  off  cur r e n t  (I off )  will be  lo wer.  But if the thresh old voltag e tend s to  be  low, the  off-voltage woul d be   force d  to go l o we r, and te n d  to increa se  the insta b ility of swit chin g o peratio n. Late r , this will l e a d   to high er I off , and co nsid erably  the high er  p o wer co n s umpt io n at  off state. Ho wever,  high er V th   coul d set the  ope rating vo ltage at hi gh er bi as, thu s   it can  pull the  power  high e r  in o n -state.  By  comp ari ng th e re sult  with  recent IC m a nufactu ri ng t e chn o logy p r o v ided by ITRS [18], it can  be   see n  that the  threshold vo ltage of su b-100 nm i s   m a intaine d  in the order  of 0 . 5 V. Thus, the  obtaine d valu e of V th  for ve rtical st ru cture (Fig. 1) i s  a c ceptabl e.    In the pre s en ce of high el ectri c  field i.e. V d  between  sou r ce  and  drain, its respective   potential ba rrier can b e  a ffected which  lead s  to an  increa sed  d r ain  cu rre nt, and eventu a l l y  cha nge s its t h re shol d voltage. Thi s  p a rasitic  effe ct i s  kno w n a s   drain  indu ce d  barrie r  lo wering   (DIBL),  which  is cal c ulate d  by:             ( 6 )     The  DIBL  cal c ulatio n i s  ta ken fo r V th  at  V D  =  0.1 V  and  V D =  1.0 V, a s  i s   pre s e n te d in  Fig.   3. It is shown  that the lateral  stru cture h a s the ten den cy of lo we r DIBL for cha n n e l length ab o v e   100 nm, whil e the vertical offers bette r trend of DI BL  for sub - 1 00 n m  length. This mean s that the  vertical st ru cture co uld st and for hig h e r drain  cu rrent in sho r te r cha nnel  wi th less  curre n t  con s um ption  and thre sh old  voltage than the lateral.     0 0. 1 0. 2 0. 3 0. 4 0. 5 0. 6 50 100 150 Vt h  (V) c han nel lengt h  ( n m ) V e rt i c a l  M O SF ET Lat er a l  M O S F E T   Fig. 2 Comp a r iso n  of thre shold voltage (V th )  betwe en lateral and vertica l  stru cture     0 50 100 150 200 250 300 50 10 0 1 50 DI B L  ( m V ) C h anne l l engt h  ( n m ) Ve rt i c a l  M O SF ET La t e r a l M O S F E T   Fig. 3 Tren d of DIBL for lateral an d verti c al  MOSFET      The subtresh old swing  (S) of both lateral and ve rtical stru ctu r e s  is sho w n in F i g.4 (a ).  The  swin g is  use d  to refle c t the tran sitio n  sp eed  of  d e vice fro m  weak to  strong  inversi on  reg i on,  as sho w n bel ow:   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOMNI KA   ISSN:  1693-6930    ■     Inve stigation  of Short Cha nnel Effect on  Ve rtical Stru cture s  in … …  (Muna wa r A. Riya di)  179         ( 7 )       whe r e k i s  Boltzman n' s consta nt, T is temperatu r e ,  and C d,  C it  and C ox , ar e the depleti on,  interface tra p  and oxide  capa citan c e s , respe c tively . The inte rface  trap capa cit ance is e qual  to   qD it ., wh ere  D it  is the i n terface trap  den sity. Low swi ng reflect s  a   good  tran sitio n  time, thu s  l o we r  S value is preferabl e. Du e to the bulk effect  the sub-th re shol d swi ng of a convention a l MOS  transi s to r in b u lk technol og y will always  be high er  tha n  a ce rtain op timum value  whi c h is  rou g h ly  60 mV/dec at  room tempe r ature.    The vertical stru cture gives lo wer  sub t hr eshold  swi ng for overall simulated  chann el   length s  at a r ound  90 mV/ dec. O n  the  other  hand, l a teral  stru ctu r e ha s it s swing ro se  sh arply  belo w  80  n m , although  both st ru cture s  have  si milar oxid e  cap a cita nce .  The de ple t ion   cap a cita nce is co nsi dered  as the influe n t ial part fo r th e increa sed  swing, a s  the lateral lo cate i t s   depletio n regi on over all ju nction s in the  bulk, incl udi ng som e  pa rt of chann el, whil st in vertical   stru cture, the  na rro w  pillar be come  a  constraint fo r  depletio n regi on.  In a dditio n , the ' depth'  of   junctio n  in ve rtical  structu r e (see  Fig.1  (b)) is  e s senti a lly sh allower than th at of t he late ral. T h us,  the transition to inversion region  will be faster in vertical case.   Fig. 4(b )  de monst r ate s  the lea k a ge curr ent of bot h stru ctu r e s . The value  o f  I off  was   tak e n for V g   = 0V  an d mi n i mum d r ai n v o ltage to   sup p re ss a n y hig h  ele c tri c  fiel d. It ca n b e   seen  that the vertical st ru cture have lowe r I off   than that of lateral for all  chann el length  by some ord e r   of magnitude.  The off-cu rre n t incre a ses f o r de crea sing  chan nel len g t h, with the lateral structu r e   rise s m o re  st eeply in sho r ter ch ann el. This  confi r ms the phen om ena of de cre a sin g  thre sh old  voltage, a s  n o ted b e fore.  Physically, i n  sh ort-ch ann el devi c e s  th e sou r ce a n d  drain  will  al so  control of the  depletio n ch a r ge s a s  well  as the  gate. The  sha r ed charg e s  affect ed by source  and   drain   will o ccupy a  large f r action  of total  depl etion  ch arge,  an d lat e r m a ke  a  shi ft in V th  when   the   gate length i s  de cre a sed.  While the tenden cy of  Vth decrea s in g  in reduced chann el length  is   inevitable [4], the degre e  of reductio n  is the matter of  con c e r n, as it  will reflect s  the immunity of  sho r ter chan nel effe ct, a nd thu s   pre v ent the d r a m atically in creasi ng  po we r  con s um ptio n,  esp e ci ally in off-state re gio n .    50 100 150 85 90 95 100 105 110 115 G a te  le n g th   ( n m ) S ubt hr es hol d S w i ng  ( m V / dec ade )     Ve r t i c a l  M O S F ET Lat er al  M O S F E T 50 10 0 15 0 10 -1 3 10 -1 2 10 -1 1 10 -1 0 10 -9 10 -8 Ga te  le n g th  (n m ) I o ff  ( A /u m )     Ver t i c a l  M O S F ET Lat er al  M O S F E T dat a3 dat a4   ( a )          ( b )     Fig. 4 (a) Sub t hreshold  swi ng (SS) of vertical an d late ral MOSFET for ch ann el le ngth= 5 0 -1 50   nm, and (b ) the lea k ag e current (I off ) of both structu r e s  (ta k en at V g =0V )       4. CO NCL USIO N   The pe rform ances of M O SFET for d i fferent  stru ct ure s  and  ch annel dim e n s ion s  have b een  demon strated  usin g the T C AD tool s. T he vertical   structure of MO SFET is foun d to have b e tter  perfo rman ce  than that of the lateral, esp e ci ally for its excellent  thresh old voltage and l o w  Evaluation Warning : The document was created with Spire.PDF for Python.
                                       ISSN: 1 693-693 0     TELKOM NIKA   Vol. 7, No. 3,  Desem b e r  2009 :  175  - 180   180 leakage  curre n t, by several  orde rs of ma gnitude.  Whil e the subtreshold swing fo r both structu r es  were fou nd t o  be  gre a ter than the  ide a l value  (i.e. 60 mV/de c a de), the  tend ency of ve rti c al   stru cture  sho w ed th at it would give  sm aller va riat ion  than that  of lateral fo r  cha nnel le ngth  b e lo w  100 n m . The  value of DIBL  for verti c al  structu r e i s  lo wer for chann el  length b e lo w 100 n m , whi c h   sho w e d  the  ability to stan d in hi ghe r d r ain  cu rrent  t han that  of la teral. As  a  re sult, the ve rtical   stru cture offers bette r pe rforma nce in shorte r  ch ann el. It would also redu ce po wer  con s u m p t ion   and provide s  a good  contro l of SCE than the late ral, espe cially for n ano scale devi c e s .       REFERE NC ES  [1]  A. Khakifiroo z and D. A. Antoniadis, "MOS FET Perform a n c e  Scaling --P art  I: Histori c al  Tren ds,"  IEEE Trans a c t ions  on Elec tron Dev i ces ,   vo l. 55, p. 1391, 2008.   [2]  P. M. Zeitz o ff, "Trends  and c h allenges   in MOSFET  s c aling,"  Soli d State Tech nolog y,  vol.   49, pp. 42-4 4 ,  Feb 2006.   [3]  L. R. Harriott, "Limits of lithography,"  Proc eedings  of the IEEE,  vol.  89, pp. 366-3 74, 2001.   [4]  D. J. F r an k,  R. H. Denn ar d, E. Nowak,  P. M. Solomon, Y. Taur, an d Ho n-Sum  Philip Wong,   "Device  scali ng limits  of Si MOSFETs a nd thei r ap pli c ation  dep en den cie s ,"  Pro c ee ding s of  the IEEE,  vol. 89, pp. 259-288, 200 1.  [5]  Y. T. Hou, M. F. Li, T. Lo w, and D. L.   Kwong, "Met al gate wo rk function e ngi neeri ng on   gate le akage  of MOSFET s,"  IEEE Trans a c t ions   on Elec tron  Dev i ces ,   vol.  51 , pp. 17 83 - 1789, Nov 20 04.  [6]  H. Wo ng a n d  H. Iwai, " O n the  scali ng issu es   an d high -k re pl acem ent of  ultrathin g a te  diele c trics fo r nano scale  M O S tran si stors,"  Microel ect r oni c Engi ne ering,  vol.  83,  pp. 18 67- 1904, 20 06.   [7]  P. Batude, X. Garros, L. Clavelier, C. L e   Royer,  J. M. Hartma nn , V. Loup, P. Besson, L.  Vandroux, Y. Campid elli, S. Deleonib u s ,  and F. Boulan ger, "Insight s on fundame n tal  mech ani sm s  impactin g  Ge  metal oxide  semi con d u c tor  capa cito rs with hig h -k/ m etal gate   s t acks ,"  Jou r nal of Applied  Physi cs,  vol.  102, pp. -, Aug 1 2007.   [8]  E. Gili,  V. D. Kunz, C. H. de Groot, T. Uc hino, P.  Ashburn, D. C. Donaghy, S. Hall,  Y.  Wan g , an d P .  L. F. Hemm ent, "Single,  doubl e an d  surroun d g a te  vertical  MO SFETs  with   redu ce d pa ra sitic capa cita nce,"  Solid State Elec tronics ,   vol. 48, pp. 511-5 19, 20 04.  [9]  Y. Nishi, "Scaling  Limits of Silicon  CM OS and  Non-Silicon  Opportunities," in  F u ture  Trend s  in Microele c tronics , S. Luryi, J. Xu, and A. Zaslavsky,  Eds.: John  Wiley & Sons, Inc., 2007.  [10]  K. J. Kuhn, "CMOS scali n g beyond 3 2 n m : challen g e s  and o ppo rtunities," in  Proce edin g s of  the 46th Ann ual De sig n  Autom a tion Co nferen ce , Sa n Fran ci sco, California, 20 09.  [11]  J. Moe r s, "T urnin g  the  world ve rtical:  MO SFETs  wi th cu rre nt flow pe rpe ndi cular to th e  w a fe r su r f ac e,"  Applied Ph ysi cs A: Mat e rial s Sci e n c e & Pro c e s si ng,  vol. 87, p p . 531 -53 7 ,  2007.   [12]  M. Masaha ra , Y. Liu, K. Endo, T. Ma ts ukawa, an d E. Suzu ki,  "Vertical  Do uble-Gate  MOSFET De vice  T e chnol ogy,"  Electro n ics a nd  Co mm unication s in  Japa n,  vo l. 9 1 ,  pp . 46 - 51, 2008.   [13]  T. Schulz,  W. Ro sne r , L. Risch, A.  Korbel, and  U. Langma nn, "Short-ch annel verti c a l   s i dewall MOSFETs , "  IEEE Trans a c t ions  on Elec tron Dev i c e s ,   vol. 48, pp. 1783 -17 88,  2001.   [14]  I. Saad and  R. Ismail, "Scal i ng of Verti c al   and L a teral  NMOSFET i n  Nan o mete r  Regim e ," in   Proceedi ngs ISESCO Internati onal Workshop  and Conference  on Nanotechnol ogy, (I WCN  2007 ) , Kuala  Lumpu r, 200 7.  [15] Silvaco,  "Prod u ct  De scription s  - Virtual  Wafe r Fab,  http://www.sil v aco.com/pr o duct s /d e s crip tions/de s cripti on_vwf.html, " Silvaco Int e rnatio nal,  1995.   [16]  C. Lo mba r di,  S. Manzi n i, A .  Saporito,  an d M. Va nzi, " A  physi cally  based  mobilit y model  for  nume r ical si mulation ofn o nplan ar d e vices,"  IEEE Transactions on Com puter-Aided Desi gn  of Integrated  Circuits a nd  System s,  vol. 7, pp. 1164-1171, 19 88.   [17]  S. A. Schwarz and S. E. Russe k , "Semi-empi ri cal eq uation s  for el ectro n  velo city in silico n :  Part I—Bulk ,"  IEEE Trans ac tions  on Elec tron  Dev i ces,  vol. 30, pp.  1629 -16 33, 1 983.   [18]  P. M. Zeitzoff, "2007 International T e chnol ogy Roadmap: MOSF ET scaling  challenges,"  Solid State Tech nolo g y,  vol. 51, pp. 35-37, Feb 200 8 .   Evaluation Warning : The document was created with Spire.PDF for Python.