TELKOM NIKA , Vol.13, No .2, June 20 15 , pp. 451 ~ 4 5 9   ISSN: 1693-6 930,  accredited  A  by DIKTI, De cree No: 58/DIK T I/Kep/2013   DOI :  10.12928/TELKOMNIKA.v13i2.1298        451     Re cei v ed  De cem ber 7, 20 14; Re vised  Ma rch 6, 201 5; Acce pted  March 27, 20 15   Effect of Underlap and Its Soft Error Performance in   30 nm Junctionless Based 6T- SRAM Cell        P Chitra*, V N Ram a krish n an   Schoo l of Elelc t ronics Eng i ne erin g, VIT  Univ ersit y , Vel l or e, 632 01 4,  T a milnad u, India   *Corres p o ndi n g  author, e-ma i l : chitra.p@vit.ac.in       A b st r a ct  As CMOS devi c e is scali ng d o w n  signific antl y , the s ensitivit y of Integrated  Cir cuits (ICs) to Single  Event Upset ( SEU) radi ation  increas es.  T he Sensitiv ity of ICs to  soft errors emerg e  a s  relia bil i ty threat   w h ich motivate s  signific ant i n terest in the  de velo p m ent of v a rio u s techn i q u e s both  at the  devic e an d circ uit  level for SE U  hardn ess in  SRAM me mori es. To fac ilitat e the scal i n g  the conc ept of  und erla p Gate- Source/Dr a in  ( G -S/D) w a s su ggeste d  in th e  liter ature.  L un  is o ne  of the  s ensitiv e g e o m etrical  par a m et er  consi dere d  to  differ fro m  1  n m  to  5 n m   in  a  SEU ra diati n g  envir on me nt. T he effect of  Gate-Source/D rai n   und erla p (L un ) on soft error p e rformanc e in  30 n m  Ju nctio n less T r ans istor (JLT ) base d  on 6T -SRAM  cell   has be en exa m i n e d  throug h extensiv e mix e d mo de- devic e  and circuit si mulati ons usi ng  T C AD. T he critica l   dose  obs erve d  in J L T  bas ed  6T -SRAM w i th  L un  rangi ng  fro m   1 n m  t o  5  n m  to  flip  the c e l l  is  give n by  Li near   Energy T r ansf e r (LET ) between 0.0 5  to 0.06 pC/ µ m.  T h e simulati on re sult ana ly z e s  electric al an d SEU   radi ation p a ra meters to stud y its impact o n  JLT  based 6T - S RAM cell.     Ke y w ords : Ju nction less 6T - S RAM, Under l ap, SEU Rad i a t ion, LET ,  Hea vyIon, T C AD Simulati on       1. Introduc tion  Scaling of CMOS device s  are mainly sufferi ng from  Short Ch ann el Effect (SCEs) an d   Drai n  Indu ce d  Barrier Lo wering (DIBL). The sen s itiv ity of ICs to S E U ra diation,  comin g  fro m  the  natural  sp ace or p r e s ent  in the terre s trial e n viron m ent is g o in g up [1] i.e. the amou nt of  minimum cha r ge (kn o wn a s  criti c al charge) requi red t o  flip the memory cell (S RAM) decre ases  with  scaling  [2]. This  e v ent is  kno w n  as soft  error. In crea sing  de sign  and  fabri c a t ion   compl e xities, smalle r feature sizes, lo we r volt age and  higher  cu rre nt levels, intrinsi c paramet e r   fluctuation s ,  highe r o perating fre que nci e s  are  al so  proje c ted  to  cau s e  an i n crea se i n  the  soft   error failure rate in s ub-90 nm ICs  [3].  Soft error stu d ies of dee p sub - mi cro n  MOSFET-b ased   6T-SRA Ms a r e dealt in det ail   [4],[5]. IT RS roa d map i ndicates that  semi con d u c tor memo rie s   will  occupy m a jo r portio n  of  chip a r ea  in t he n ear future technol ogie s  [6]. SEUs  have al so  be en  analyzed a s   an imp o rtant  reliability fa ctor in  the  dev elopme n t of  semi con d u c tor m e mo rie s   [7].   Semico ndu ct or memo rie s  such as SRAM is by far the dominan t form of embedd ed mem o ry  found in tod a y ’s ICs  occu p y ing as m u ch  as 6 0 -7 0%  o f  the total chi p  are a  an d a bout 75% -85 %  o f   t he t r an si st or  cou n t  in  so me I C  pr o duc ts  [8 ]. T h e  mo s t   c o mmon ly u s ed  6 T -SR A M me mor y  c e ll   desi gn uses six  tran si stors  to sto r e a bit.  T he m e th od to  pro d u c e lo w p o wer  6T-SRA M de sign   was  disc uss e d in [9].    Device level cha r a c teri stics of Doubl e Gate  Vertical (DGV) MOS F ET with and  without   SOI stru ctures a r e exa m ined [10].  Since, t he  CMOS  scali ng technolo g y  bring s  in  many  unconventio n a l device s  especi a lly FinFET, it is nec essary to stud y the radiatio n effect on these   device s  and circuits. The  transi ent re spon se of  pla nar Do uble - G a te  an d  Fin F ET  to  he avy  ion  irra diation h a s  be en  studi ed by 3-D n u meri cal  sim u lation in [1 1]. FinFET-b ase d  6T -SRAM  circuits are studied  using  TCAD simulati ons  in  [12],[13]. When these devi c es are scaled down to  extreme dim ensi o n s , the formation  of ultra-sh arp j u nction s b e tween  sou r ce/d rain a nd  cha nnel   become s   co mplex si nce t he d oping  co nce n tration  h a s to  vary by  seve ral  ord e r s  of ma gnitu des  over a di stan ce   of a few n anomete r s. Theref o r e, hig h ly accurate  dopin g   tech ni que s and   ultrafast   dopa nt activation processe s are  re qu ired to avoid  the lateral  diffusion of  source a nd d r ain  impuritie s int o  the cha nnel  region.   Based  on Lili enfeld’ s first  transi s to r architec ture a solution to thi s  problem  (L ilienfeld  1930 ) ve ry rece ntly, a Ju nctionl ess Fi nFET intr odu ced  by  Colin ge et. al. [1 4] ha s attracted   device  co mm unity. The SEU radiation  a nalysi s  of  a j unctio n le ss  d e vice i s   studi ed by Mu nte anu  et. al [15]. So ft error  study of Junctionless Fi nF ET based SRAM i s  studied in [16]. To facilitate  Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 13, No. 2, June 20 15 :  451 – 45 9   452 the scalin g  phen omen a  the con c ept  of Gate -So u rce/Drain  u nderl ap  (L un ) with lo w-do ped  cha nnel wa s sug g e s ted  [1 7].  L un  is one  of the sen s it ive geometri cal paramete r  con s ide r e d  to   differ fro m  1   nm to  5 nm  i n  a SE U  radi ating e n viron m ent. In thi s   pape r, we h a v e studi ed th e  Effec t  of L un  on SEU/soft error  perfo rm ance of tri-ga te Jnle ss 6T -SRAM cell. L un  has b een t a ke n  as a  pa ramet e r u nde r ou r  control. Mini mum radiat io n do se  req u ired to flip the  cell i s  foun d  out   by doing the tran sient si mu lations u s in g TCAD d e vice  simulato r.  This p ape r i s  organi ze d as follo ws: S e ction II discusse s  abo ut Jun c tionle ss device   construction and cali bration.  Se ction III talks about  Junctionless  6T-SRAM  structure  simulati on  and S R AM o peratio n. Se ction IV explai ns SE U  radia t ion ph enom e na o n   Jun c tio n less  6T-S RAM  and provide s  the simulatio n  results an d discu ssi on s. Section V pro v ides the con c lu sion.       2. Dev i ce Constru c tion a nd Calibra tion  The vario u s  device p a ra meters are sho w n  in th e schem atic diagra m  of Figure 1 .   Sentaurus T C AD  simulat o r from Syn opsy s  is u s e d  in this  wo rk. Th e sim u lator ha s ma ny  feature s  a nd  module s   use d  in o u r  simu lation a r e:  Se ntauru s  Structure Edito r  (S DE) i s  u s e d  t o   cre a te individ ual devi c e  structure. Com m on    T r iple -Gate-NMOS  and PMOS  JLT is  created  as  sho w n in Fig u re 2 an d Fig u re 3 p r ior to  SRAM simul a tion. Durin g  d e vice sim u lati on, the mobili ty  model in clu d e s d oping  de pend en cy, high-field  satu ration and t r a n sverse fiel d  (i.e. gate fie l d)   depe nden cy etc.          Figure 1.  Schematic vie w  of 2-D  Jun c tionle ss FET           Figure 2. Co mmon Tri - gat e JLT  NMOS  Device  Struct ure (Gate Oxi de is re move d)  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Effec t  of Underlap and its   Soft Error Performanc e  in 30 nm J unc tionless  bas e d ....   (P Chitra)  453     Figure 3. Co mmon Tri - gat e JLT PMOS  Device  Struct ure (Gate Oxi de is re move d)      Sentaurus Device (SDEVI CE) Simulato r is use d  to s i mulate trans i ent c u rves ; Ins p ec t is  use d  to view the re sults [ 18]. An I D -V G  cha r a c teri sti c  of NM OS  device i s  sho w n in Fi gure  4 .   Supply Volta ge (V dd ) u s e d  in thi s   stud y is 1  V. Tab l e 1  gives va riou s d e vice   dimen s ion s   a nd  dopin g  value s .          Figure 4. Co mmon Tri - gat e JLT  NMOS  Device I D -V G  Simulation      Table 1. Devi ce Dim e n s ion s   Parameter Value  Gate Le ngth(L g )  30  nm   Gate- o xide thickness (T ox )  2  nm  Fin  w i d t h (W )   5 nm  Fin height (H  )   5 nm  Underlap ( Lu n )   1 to 5 nm   Channel doping   8× 10 19 /cm 3   (N transistor)  2.5× 10 19 /cm 3 (P  transistor)  Source-dr a in dop ing  8 × 10 19 /cm 3   ( N t r ans i s tor)   2.5 × 10 19 /cm 3  ( P   trans i s tor)  Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 13, No. 2, June 20 15 :  451 – 45 9   454 3. Junctionle ss 6T SRAM  Structure   JLT i s  a multigate FET wi th neither N + P nor P + N ju nction s. Unli ke a MOSFET, for a  JLFET  ch ann el the do ping   con c e n tration  and type  are  equal to  (N + N + N + ) i n  the  source - chan n e l- drain  regi on.  Since this d e vice ha s no  con c ent ra tio n  gradi ent in  the lateral  dire ction of the  con d u c tion la yer, it does n o t have any p–n jun c tion.  The dopi ng  con c e n tration  used in  JLT  is  typically in th e ra nge  of 1 0 19  cm -3 , unif o rm, an d h o m ogen ou s a c ross th e  sou r ce  (S),  chan nel,  and drain (D)  regio n .  A JLT  6T-S RAM cell i s   desi gne d by  repl aci ng th e co nvention a l MOSFET s or SOI  (sili con - O n -In s ulato r) Fi nF ET based mu lti-gate tra n si st or s  wit h  jnle ss t r an sisto r s. The gen erated   6T-SRA M structure fro m  S D E is  sh own i n  Figu re  5. M e shi ng i s  sho w n o n  on e-si de of the  devi c e  namely (N2, ACC2, P2 transi s tors) in Figure 5.  In this ne w de sign app roa c h ,  trigate jnless  device provides gate controllability  on three  sides. Using a trigat e device  architecture i t  is  possibl e to turn the device on and off to obtai n MOSF ET- like ele c trical characte ristics.        Figure 5. Co mmon Tri - gat e  JLT 6T -SR A M Structur e       In this wo rk,  JLT ba se d 6T-SRA M is  subj ecte d to heavy ion ba sed SEU  rad i ation.  Minimum  radi ation do se  re quire d to flip  the cell  is fou nd out  by doi ng the t r an si ent sim u latio n s  with ra diation  model s turne d -on i n  TCA D  devic e si mul a tor.  Figure 6 sho w s 6T -SRAM ope rat i on  simulatio n  cu rve befo r e S E U ra diation.  Mixed  mod e  simul a tion  approa ch i s   use d  in SRA M   simulatio n . In mixed mode simulatio n  so me portio n  of the circuit ca n be simul a te d at the device   level and so me part of the ci rcuit ca n use  com p a c t model s. In this study, interconn ect s  are   assume d to   be p e rfe c t int e rconn ect s .  The  details o f  rise a nd fall  time, pul se   width  of data  and   acce ss p u lse s  used in SRAM simulatio n  are given in  Table 2.     Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Effec t  of Underlap and its   Soft Error Performanc e  in 30 nm J unc tionless  bas e d ....   (P Chitra)  455     Figure 6. 6T-SRAM simul a tion      Table 2. Data  and Access  Pulse Timin g s   nbit(data)  n( w o r d )   Rise Time(pS)   Fall Time(pS)   Pulse Width(pS)  Rise Time(pS)   Fall Time(pS)   Pulse Width(pS)  10  10 500 10  10  250      4. SEU Radi ation Effec t s  and Res u lts   The  simulatio n  of SEU  ca use d  by a  he avy ion impa ct is  activate d by u s ing th e prop e r   keyword  (‘ He avyIon’) in th e phy sics  se ction  of  SDE V ICE. The  chara c te risti c s of the h eavy ion   like di re ction,  cha r a c teri sti c  radiu s , do se val ue o r  Li near Energy  Tran sfe r  (LE T  in p C /µm)  and  stri ke lo cation  can  be  spe c i f ied. The he a vy ion stri kes  at locatio n  wit h  dire ction  of motion of ion s   from top to b o ttom along v e rtical  axis. L ength of the i on tra ck i s  0. 035  μ m, cha r acteri stic  ra di us  w t  =  0. 0 1   μ m.  He avy ion  b o mba r dme n t  is initiate d in   the sim u latio n  du ring  no n-acce ss pe rio d  at  the d r ain  re gi on  whi c h  ha s  logic value  ‘1’ . Figure   7  sho w s no de volta ges after he a vy ion st rike a t     t=275  ps for  LET =  0.04 p C / µm. By properly  cho o si ng LET valu e  the state  of the cell  ca n  be   flipped a s  sh own in Fig u re  8. The minimum req u ire d  LET value to flip the cell is of our inte rest.  In Table  3, th e L un  Vs  LET  is  sho w n fo r  1 to 5  nm. Th e LET valu e  differen c e  bet wee n  L un  1 to  5  nm is only on e–fold mag n itude differe nce due to less  variation in th e cha nnel resistan ce [19] .          Figure 7. Nod e  Voltages aft e r He avy Ion  Strike at 275  ps for LET =  0 . 04 pC/µm   Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 13, No. 2, June 20 15 :  451 – 45 9   456     Figure 8.   Nod e  Voltages aft e r He avy Ion Strike at 275  ps (LE T = 0.0 5pC/µm )       Figure 9  an d  10   sh ows th e he avy ion  g eneration, h e a vy ion  cha r g e  de nsity a n d  ele c tro - static pote n tial distrib u tion  acro ss the tri-g a te  J n less   6T- S R A M s t r u c t ure w h ic h sw itches  its  state at dose/LET value of 0.05 pC/µm f o r L un  = 1, 2 nm and  0.06  pC/µm  for L un  = 3, 4, 5 n m .  There are variou s p a ra meters like  electron a n d  hole de nsiti e s, ele c tro n   and hol e current   den sities,  ele c tro - stati c  p o t ential, SRH  recombi natio n rate  etc.  can b e  an alyzed to  study t h e   SEU ra diatio n effect s. Fig u re  11   ( L un   =1,2  nm)  a n d  Figu re  12  (L un  =  3,4 & 5   nm)   sho w s  SRH  recombi natio n  rate acro ss the  structu r e at  three  different time in sta n ts, i.e. @2 5 0  pS, @275  pS,  and  @33 0  p S . These tim e  instant s co rre sp ond to  pre, pe ak a n d  post radiat ions. It can  be   observed  fro m  Figu re  11  and  12  that  SRH  re com b ination  rate  is very lo w  for p r e  and   post   radiatio ns.           Figure 9. 2D  profile of He a vyIonGeneration, Hea vyIon Cha r ge De nsit y, Electrostati c Potential of  Tri-g a te JL T 6T-SRA M structure at  275  pS   (LET= 0.05 pC/µm for  L UN  = 1 and 2  nm)    Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Effec t  of Underlap and its   Soft Error Performanc e  in 30 nm J unc tionless  bas e d ....   (P Chitra)  457     Figure 10. 2D profile of He avyIonGene ration, H eavyIonCharge De nsity, Electro s taticPotentia l of  Tri-g a te JL T 6T-SRA M structure at  275  pS (LET= 0.0 6  pC/µm for L UN  = 3, 4 & 5  nm)      Table 3. Lun  Vs LET value   L un  (nm )   LET ( pC/µm )   1 0.05  2 0.05  3 0.06  4 0.06  5 0.06      As we in crea se the L un  fro m  1 to 5 nm the HeavyIon Gene ration in cre a ses from  9.8e31  to 2.2e32 to f lip the cell. T h is indi cate s  highe r LET is requi red fo r i n crea sing  L un . In the s i milar   way, the  HeavyIonCh a rgeDen sity in cre a ses a s  L un  in cre a s e s . It is  also  note d   that  HeavyIon Cha r ge Den s ity increa se s fro m  9.9e 20  to 1.2e 21  cm -1 s -1  to flip the cell. Thi s   also  indicates hi g her LET i s  re quire d. Electrostatic  potent ial after the strike g e ts mo dified dep end ing   on the ge ne rated he avyion ch arg e  de n s ity. It is obse r ved that it flips the  node  whe n  it is cl o s e to  1V, otherwi se  critical  cha r g e  is not suffici ent to flip the  node.   Figure 11 an d 12 sho w s 2 D  sp atial distribution  of SRH re com b inat ion rate for L un 1 to 5   nm. It can b e  observed f r om figu re 1 1  the re com b ination rate  is lower for  Lun =1 an d 2  nm  comp ared to f i gure  12 fo r L un =3,4 & 5  n m . At the stri ke location, S RH  re com b in ation value s   are   given in  Ta bl e 4. T h is ma ke s n ode  volt age  distu r b a n c e i s  lo wer in  Lun   =3, 4  &  5 nm  comp ared  to Lun = 1, 2 nm. Hen c e it requi re s high er LET to flip the cell.       Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 13, No. 2, June 20 15 :  451 – 45 9   458     Figure 11. Tri - gate JLT 6T -SRAM SRH  Re combi natio n pre - pe ak-p ost radi ation  simulatio n  (L ET=  0.05 pC/µm L UN  =1 and 2 n m  @25 0 p s  2 75 ps 3 30 p s )      Table 4. Pre - Peak-Post ti me SRH  Re combinatio n for different Lu n   values  Pre-peak- post  Ti me (ps )   SRH Recombina t ion value for Lun  =  1,2 nm   SRH Recombina t ion value for Lun  = 3,4  & 5 nm  250 4.8e+26   5.2e+26   275 1.8e+28   4.1e+28   330 4.4e+27   4.8e+27           Figure 12. Tri - gate JLT 6T -SRAM SRH  Re combi natio n pre - pe ak-p ost radi ation  simulatio n  (L ET=  0.06 pC/µm L UN  =3, 4 & 5 n m  @25 0 p s  2 75 ps 3 30 p s )        Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Effec t  of Underlap and its   Soft Error Performanc e  in 30 nm J unc tionless  bas e d ....   (P Chitra)  459 5. Conclusio n   Tri-gate Jnless  6T-S RAM  is sim u la ted to s t udy the effec t  of L un  and inve stig ated their  SEU/soft erro r perfo rma n ce (the minimu m LET value  requi re d to flip the cell) in  TCAD. Th e LET  requi re d to flip the Jnless  6T-SRA M is  observ ed  and  the value is f ound to b e  b e twee n 0.05  pC/   µm for L UN  = 1, 2 nm an d 0.06 p C /µm for L UN  =  3, 4, 5 nm. The si mulatio n  re sult anal yzes  electri c al  and  SEU radi ation pa ram e ters to  stu d y its impact o n  JLT ba sed  6T -SRAM me m o ry  c i rc uit.      Referen ces   [1]    Bauma nn  RC.  Rad i ati on-Ind u ced  Soft Err o rs in  Adv anc ed S e mico nd u c tor T e chnolo g ies.   IEEE   T r ansactio n s o n  Devic e  Mater i al Re li abi lity . 2005; 5(3): 3 05-  316.   [2]    Petersen E L , Shapiro P, Adams JH, Burke  EA.   Calcul atio n of Cos m ic-R ay Induc ed Sof t  Upsets an d   Scali ng in V L SI Device.  19 82; 29(6):  20 55 –20 63.   [3]   Kartik  M.  Simu latio n  of transi ents caus ed b y  singl e-ev ent  upsets i n  co mbin ation a l l o g i c .   International  T e st Conferen ce, 2005; 3 7 : 3.  [4]   Lia n li an Z ,  Be ckett P .  Soft  Error Rate Estim a ti on i n  D e ep Su b-Micro n  CMOS . 13 th  Pacific Rim   Internatio na l Symp osi u m on  Dep end ab le C o mputi n g .  2 007 :  210-2 16.   [5]    Prasha nt KS,  Navak anta B. SEU Reli ab ilit y Impr ovement  Due to Sourc e -Side C harg e  Coll ectio n  i n   the D eep-S u b m icron S R AM  Cell.  IEEE  T r a n sactio ns o n   D e vice  an d M a terials  R e li abi lit y.  200 3; 3( 1):  14-1 7 .  [6]   http://public.itrs.net.  [7]    Palkes h J, Juzer V, Rakes h  K. Lal. SE U  Rel i ab ilit y  Anal ys is of Advanc ed D e e p -Subm icro n   T r ansistors – Introducti on.  IE EE Transactio n s on  Devic e   and M a teria l s  Reli ab ility.  2 005 ;   5(2): 28 9- 295.   [8]    Hen C, Er E, S oh PN, L oh SK , W ang Q , T eong  J.  F a il ure A nalysis  of 65 n m  T e ch no logy  Nod e  SRAM.   Internatio na l Symp osi u m on  Ph y s ica l  and F a ilur e   Ana l ysis of  Integrated  C i rcuits. 200 8: 1-4.  [9]    Lab on nah  F R , Moh a mmad  F BA, Mamun  BIR, M ohd. M a r u fuzzama n, H a fizah  H. Adv a nces  on  Lo w   Po w e r  Designs for SRAM Cell.  T E LKOMN I KA Indon esia n Jour nal  of  E l ectrical  Eng i n eeri ng.  2 014 ;   12(8): 60 63- 60 82.   [10]    Jatmiko ES, R a zali  I. Desi gn  of Do ubl e Ga te  Vertical  MOSF ET  using S i licon  On Ins u l a tor (SOI)   T e chnolog y.  In ternatio nal J o u r nal of Na no D e vices, Sens or s and Syste m s  (IJ- Nano).  1(1 ) : 34-38.   [1 1 ]     Mu n t e a n u  D ,   Au tra n  JL .   3 - D  si mul a tio n  an a l y s i s  o f  b i p o l a r  a m p l i f i c a t i on i n  p l a n a r   d o u b l e -  g a t e  and  F i nF ET   w i th in dep en dent   ga tes.  IEEE Trans. Nucl. Sci.  2009; 56(4): 2 083 –20 90.   [12]    Ramakris hn an  VN, Sriniv asan  R. Soft Error  St ud y in  Do ubl e gate d  F i nF E T -Based SRAM Cells   w i t h   Simulta neo us and Ind e p e n d e n t Driven Gate.   Microelectr oni cs Journa l.  201 2;   43(11):8 88- 893.   [13]    Ramakris hn an  VN, Srinivasa n  R. Effect of   und erla p an d soft error performanc e in 3 0  nm F i nF ET - base d  6T -SRAM cells   w i th  si multan eous  a n d  in de pe nde nt  drive n   gates.  Journ a l of  Co mp utatio na l   Electron ics . 20 13; 12(3): 4 69- 475.   [14]   Lili enfe l d JE.  Method a nd a p p a ratus for contr o lli ng e l ectric c u rrent,  193 0, U . S Patent 1 74 5 175.   [15]    Muntea nu D, Autran JL.  3D  Numerica l Si mu lati on of Bi pol ar Amplific a t ion in Ju nctio n less D oub le- Gate MOSF ETs und er h eavy – io n irra di ation .   12th Eur o p e a n  confer enc e o n  rad i ati on a n d  its effect s   on comp on ent s and s y stems. 2011: 7 3 -76.   [16]    Ramakris hn an  VN, Srinivas an  R.  3D Si mu lat i on stu d y of S o ft Error on Ju ntion l ess 6T  S R AM.  IEEE  Internatio na l C onfere n ce o n  Innov atio ns  in  Engi neer in g an d T e chnolo g y ,  201 4.   [17]    T r ivedi V, F o ssum JG, Cho w dhur y MM. Na no sca le F i nF E T s  w i th g a te-s ource/dr a in  Un derl ap.  IEEE   T r ans. Electron  Devices . 20 05 ; 52(1): 56– 62.   [18]   S y n ops ys Se nt aurus D e vice  User Guid e Ve rsion-A 2 008. 0 9   [19]    Chi WL, Isa b e lle F, Ar ya n A ,  Ran  Y, Nim a  DA , Pe dram  R, Jea n  PC.  Performanc e e s timation  o f   juncti onl ess multig ate transist o rs.  Solid-Stat e  Electronics.  201 0; 54: 97– 1 03.   Evaluation Warning : The document was created with Spire.PDF for Python.