ISSN: 1693-6 930                                                          1      An Optim i zed  Square  Root  Algorithm  for Im ple m entation in FPGA Hardware (To l e Sutikno )   AN OPTIMIZED SQUARE ROOT ALGORITHM   FOR IMPLEMENTATION IN FPGA HARDWARE      Tole Sutikno   Dep a rtme nt of Electrical En ginee ring, Un iversita s Ahm ad Da hlan (UAD)  Jln. Prof. Soe pomo, Ja nturan, Yogyaka r ta  55164, Tel p . +62 - 274 -3 7941 8, Fax. +62 - 27 4-564 604   e-mail: tole @ee.uad.a c .id       A b st r a k  Makal ah  ini  m enyajikan m e tode  perhi tungan di git-dem i-digit ya ng dio p tim a lkan untu k   m enyele s ai ka n pe rhitu nga n a k a r   kua d rat ya ng  rum i t dalam  p e ra n g kat  ke ra s,  sebag ai al gorit m a   sed e rh ana  yang di usulka n untu k  im plem entasi p a da field  pro g r am m able ga te array (FP G A).  Prinsi p utam a dari m e tod e  ini adala h   operasi - o perasi pe ngg eseran  dua -bit  dan pe ngu ra ng- m u ltipleks, u n tuk m end ap atkan  im plementasi  y ang l ebih  sed e rha na d an p e rhitunga n yang  l ebih   cep a t. Algorit m a  ini telah  digun akan u n t uk im plem entasi a k a r  kua d rat bi ner ta k berta nda  32-bit  dan 64 -bit b e r ba sis  FPGA  se cara sukses. Hasil p e n e litian m enun jukkan b a h w a m e tode ya ng   diusulkan  pal ing efi s ien  sum ber d a ya  pera n g k a s   kera s, bila  di bandi ng kan   m e tode lainn y a.  Selain itu, strategi ini dap at dengan m udah di kem b ang kan untu k  im plem entasi aka r  kuad rat  yan g  lebih b e s ar.     Kata kunci :  perhitu nga n a ngka-ol eh -dig it, FPGA, Squ a re Root       A b st r a ct  This  pape r p r ese n ts a n  opt im ized digit-b y -di g it calcul a t ion m e thod to sol v e  com p licated  squ a re  ro ot calcul ation in  hard w a r e, a s  a pro p o s ed  sim p le algo rithm  for im plem entation in field  prog ram m able gate  arra y (FPGA). The   m a in prin cipl e of p r opo se d  m e thod is t w o-bit  shifting  and  subtractin g-m u ltiplexi ng op eration s , in orde r  to achi eve a sim p le r im plem entation and fast er  cal c ulatio n. The propo se d algorithm  ha s con duc te d to im plem ent  FPGA based  unsig ned  32 -bit   and 64 -bit bi nary squa re  root succe s sfully. T he results ha ve sh own that p r o posed m e thod is  m o st efficient  of hardware  resou r ce com pare  to  othe r m e thods.  In addition,  the strateg y  ca n be   exp and ed to large r  num be r easil y.    Key w ords :  d i git-by-di g it calcul ation, FPGA, Square  Root        1. INTRODUCT I ON  It is well -kno wn that th e d i rect to rq ue  cont rol m e tho d  ( D T C ) fo r  AC moto rs  h a s  simpl e   stru cture an d  good  beh aviors such a s  f a st  torque re spo n se,  no requireme nts for  PWM   pul se  gene ration, n o  req u irem en ts for co ordi nate tr an sformation, no p o sition e n cod e r an d cu rre n t  regul ators [1-7].    The DT C al gorithm is  usu a lly implement ed by  serial  cal c ulation s  based on a  Microcontroll er o r  Digital  Signal Pro c essing  (DSP ) [8-1 1]. The s e a r e truly  softwa r e - ba sed   platform  and  not  ade quat e to im plem ent a  control  metho d s wh ich  re quire v e ry hi gh  sp e ed  respon se. A s   suitabl e  soluti on, it is propo sed  FPGA  to   sup port  execution very fa st tasks [1 2-14 ].  Ho wever, it is not ea sy to implement  DTC  in FP GA hard w a r e. One of problem ha s b een   addresse d  mainly in complicated  square ro ot cal c ulatio n. It is hard t o  impleme n t on     FPGA [15-17] .    There m any  algorith m s ha s p r o p o s ed  to solve  sq ua re  root,  su ch  as  Rou gh  e s timation   [18], Babyloni an m e thod  [1 9], expone ntial ide n tity  [20], Taylor-Se r i e s Exp a n s ion  Algorith m  [2 1],  Ne wton-Ra ph son meth od [ 22-2 4 ], and  seq uential al gorithm (digit -by-di git cal c ulation meth od)   [25-29]. Neve rthele ss, the  method s abo ve usually do  not focus to  solve squa re  root problem  in  DTC im plem entation ba se d on FPGA. This pa pe r pr opo se s digit-by-digit ca l c ul ation method  as  a si mple  st ra tegy to  solve  co mpli cated  sq ua re  ro ot. The  p r op osed im pleme n t ation st rateg y  is  different co m pare d  to strat egie s  in [25-29]. An  optimization i s  also done by eli m inates  circu i try  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 16 93-6 930     TELKOM NIKA   Vol. 8, No. 1,  April 2010 :  1 - 8   2 that is not ne eded. It is ad dre s sed to suppo rt  DT C impleme n tatio n  in FPGA hard w a r e, and  in  hope s that it gives ri se si m p ler im pl eme n tation and fa ster  cal c ulatio n.      2.  DIGIT- BY- D IGIT CAL C U L A TIO N  METHO D   In digit-by-di g it calculatio n method, th e  each digit  of the squ a r e ro ot is fo und in a  seq uen ce  wh ere it o n ly on e digit of the  squ a re  ro ot  is ge nerated  at eac h iteration [29]. It ha s  several a d va ntage s, such  as: eve r y di git of the  r oot f ound  is kno w n to b e   co rre ct an d it  will  not  have to  be  ch ange d late r; i f  the squa re  root ha s to  ex pand, it  will t e rmin ate afte r the  la st digit  is  found; an d th e algo rithm  works fo r any n u mbe r  ba se  (of cou r se the  pro c e s s dep e nds  on n u mb er  base).           (a)       (b)     Figure 1. The  example of digit-by-di g it calcul ati on to solve squ a re  root: (a) resto r ing algo rithm;   (b) n on re sto r ing algo rithm           Figure 2. The  example of using mo dified  non re st ori n g  digit-by-di g it cal c ulatio n algorithm to  solve squa re  root   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930     ■     An Optim i zed  Square  Root  Algorithm  for Im ple m entation in FPGA Hardware (To l e Sutikno )   3 In gene ral, th is metho d  ca n be divide d  in two  cla s se s, i.e. re stori ng an d non  restori n g   digit-by-digit  algorith m  [29 ]. In restori n g algo rithm,  the pro c e d u r e is  comp osed by taki ng  th e   squ a re  root  obtaine d  so f a r, ap pen din g  01  to it  an d subtra cting  it, prop erly  shifted, fro m   the  curre n t remai nder. Th e 0 in 01 co rresp ond s to mu ltiplying by 2; the 1 is a ne w gue ss bit. The   new  root  bit d e velope d is t r uly 1, if the re sulti ng  rem a i nder is  po sitive, and vice  versa  is  0, which  the remain de r must be re store d  by adding the qua nt ity just subtracted. It is different, in non   resto r in g alg o rithm d oes  not re store the subtra ctio n  if the re su lt was n egati v e. Instead,  it  appe nd s a  11  to the  root d e velope d so f a r a nd  on  the  next iteratio n  it perfo rm s a n  additio n . If the  addition  ca uses a n  overflo w , then o n  the next iter at ion you g o  b a ck to the  su btractio n mo de   [30]. The Fi g u re  1 i s  the  e x ample give s to take the  b i nary  squ a re   root of  010 11 101  (eq u ivale n t  with 93 de cim a l).  A little different than non  restori ng di git-by-digit  alg o ri thm in Figu re  1 (b), a m odi fication  as sho w n on  Figure 2 ca n  be co ndu cted  to give  simpl e r implem ent ation and fa ster cal c ul ation.  In this modification, it only uses subtract  ope ration  and appe nd  01, while ad d operation  and   appe nd 1 1  is  not used. Thi s  pa pe r ad op ts this m odification to impl e m ent un sign e d  64 -bit bin a ry  squ a re  root b a se d on FPG A .        3.  PROPOSED  SQUA RE R O OT ALG O RI THM   Samavi, et al. [29] has im proved  cla s si cal no n- re sto r ing di git-by-d igit squa re  ro ot circuit  by eliminate  redu nda nt bl ocks. T hei r circuit i s   refe rred to a s  th e  red u ced a r e a  non  re sto r i ng  circuit. However, it still ba sed on constant digit of  01  or 11 and add-subtract as  the main  buil d ing  block (still ref e r  to Figure 1  b). Thi s   paper offers  a  simple alternat ive sol u tion t hat it only uses  subtract s op e r ation a nd a p pend s 0 1 . As con s e que n t, the su btra ct-multiplex is u s ed  as th e m a in   building bl ock (refer to Figure 2 ) . The  princi ple of prop osed alg o rithm can b e  descri bed  as  s h ow n  in  F i gu r e  3 .       Step 0.  Start  Step 1.  Initialization radicand (the n-bit number will be squared root), quotient  (the result of squared root), and remainder. To calculate square root of a  2n bit number, it needs n stage pipelines to implement the proposed  algorithm.  Step 2.  Beginning at the binary point, divide the radicand into groups of two  digits in both direction.  Step 3.  Beginning on the left (most significant bit), select the first group of  one or two digit (If n is odd then the first groups is one digit, and vice  versa)   Step 4.  Choose 1 squared, and then subtract.    Fist developed root is “1” if the result of subtract is positive, and vice  versa is “0”  Step 5.  Shift two bits, subtract guess squared with append 01.    Nth-bit squared is “1” if the result of subtract is positive, and Because  of subtract operation is done   else      Nth-bit squared is “0”, and not subtract  Step 6.  Go to step 5 until end group of two digits  Step 7.  End    Figure 3. The  princi ple of p r opo se d algo rithm to solve squ a re  root       A simple ha rdware imple m entation of  the  non-re storing digit - b y -digit algo rithm for  unsi gne d 6-b i t square roo t  by an arra y structu r e is sh own in  Figure 4. The radi can d  is P  (P5,P4,P3,P2,P1,P0), U (U2,U1,U 0) a s   quotient a nd  R (R4,R3,R2, R1,R0) a s   re mainde r. It can   be sh own th at the implementation ne eds 3 sta ge  pipeline s . Th e main buildi ng blocks of the  array are blo c ks called a s   controll ed su btract -m ultiplex  (CSM). Fi gure 5 p r e s e n t the details  of a   CSM. Input of the building  block  is x,y,b and u, and  as output is  bo (bo r row) and d (result). If   u=0, then d < =x-y-b el se d <=x.   The g ene rali zation of  simpl e  implem enta t ion of  the  no n-resto r ing  di git-by-di g it al gorithm  for un sign ed  n-bit squa re root by an array stru ct ure is shown in Fi gure  6. Each  row  (sta ge)  of  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 16 93-6 930     TELKOM NIKA   Vol. 8, No. 1,  April 2010 :  1 - 8   4 the circuit in  Figure 6 ex ecute s  on e-it eration of  th e non-re stori ng digit-by -di g it squa re ro o t   algorith m , wh ere it only uses s ubtra ct s operation an d  appen ds 0 1 .          Figure 4. A simple ha rd ware impleme n ta tion of the non-resto r ing  digit-by-digit algorith m  for unsi gne d 6-bi t square ro ot          Figure 5. Internal st ru cture  of  a CSM blo c k            Figure 6. A simple ha rd ware impleme n ta tion of  the non-resto r ing di git-by-di g it algorithm for  unsi gne d n-bi t square ro ot      To be o p timizer  ha rd ware  resou r ce sa ving of the impleme n tatio n  above, spe c iali zed   entities  can  be created as buil d ing bl ock compon ents. It will  eliminate  circuitry that is  not  need ed. As example, the  implementat ion in Figur e  6 for unsig n ed 6-bit squ a re root can  be   optimize d  b e c ome  a s   sh o w n i n  Fi gure  7 (i n thi s   ca se, the  remai n der is igno re d, be cau s e  in  the   DTC d r ive, it is not requi red). The  spe c iali z ed entiti e s A, B, C,  D and E are  minimized  CSM  whe n  input ybu=100, yu=00, u=0, yu=10, and y= 0  respe c tively,  and the rem a inder i s  igno red.  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930     ■     An Optim i zed  Square  Root  Algorithm  for Im ple m entation in FPGA Hardware (To l e Sutikno )   5 The gen eralization of op timized si mp le implem ent ation of the non-re storin g digit-by-digit   algorith m  for unsi gne d n-bi t square ro ot is sh own in Figure 8.           Figure 7. Optimized  simpl e  hard w a r e imp l ementati on o f  the non-rest oring di git-by-digit algorith m   for unsi gne d 6-bit sq ua re root          Figure 8. Optimized  simpl e  hard w a r e imp l ementati on o f  the non-rest oring di git-by-digit algorith m   for unsi gne d n-bit sq ua re root      4.  RESULTS A ND AN ALYSIS  In the previou s  sectio ns, o p timized  sim p le ha rdware i m pleme n tatio n  metho d  of the no n- resto r in g di git-by-di g it alg o rithm for  sq ua re  root  and  th e difficult ta sk in  DTC to  calcul ate  squ a re   root  were exp l ained. In thi s  se ction,  sim u lation  re sults of 3 2 -bit a n d 64 -b it squa re root b a se d  on  Altera APEX  20KE FPGA by using met hod above are  presented, as shown in  Figure 9. In this  simulatio n , P is radicand  and U is qu o t ient. T he results sho w e d  that the implementation ha s  su cceed ed a nd wo rked p r operly.   Based  on  co mpilation rep o rt, to implem ent 32-bit and  64-bit  squ a re  root u s ing  op timized   simple  hardware impl eme n t ation method  of the non- re storin g digit-b y -digit algo rithm are  nee d ed  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 16 93-6 930     TELKOM NIKA   Vol. 8, No. 1,  April 2010 :  1 - 8   6 256 and 1 0 2 3  logic elem e n t (LE) re spe c tively. The  compa r ison of results obtai n ed from different  impleme n tation method i s  sho w n in Ta b l e 1.           (a)       (b)       (c )       (d)     Figure 9. Simulation re sult  of n-bit squ a re root u s ing o p timized  simp le hard w a r e i m pleme n tatio n   method of the  non-re storin g digit-by-digi t  algorithm : (a ) 32-bit in decimal displ a y, (b) 32 -bit in  binary di splay ,  (c) 64 -bit in  decim al displ a y, (d) 64 -bit in binary di spl a y      Table 1. The  comp ari s o n  o f  logic eleme n t usag e   No  Method   L E  U s ag e  32-bit squa re  root   64-bit squa re  root   1 Cla ssi cal - NR  1008   4092   2 Red u ced-A r e a -NR  632   2464   3 Modula r -NR  624   2468   4 Simple-X-Mo dule   648   2488   5 Propo se d    256  1023   Note:  Altera APEX 20KE & Xilinx Virtex-E, 1 LC = 1 LE, and 1 CLB = 4 LE [31]      This  co mpa r i s on  of LE o r   logic  cell  (L C) u s ag e i s  listed ba sed  on  refe ren c e s  [ 29] and   [30]. The number of emp l oyed LE ind i cate s the  si ze of the implement e d  ci rcuit “hardwa r e  resou r ce”. Ta ble 1 sh owed  that propo se d method  is  most efficient  of hardware resou r ce. Based   on Fig u re 8,  the strategy i s  very  ea sy to be  expan d ed for la rge r   numbe r to  so lve com p licated  squ a re  root p r oble m  in FPGA implemen tation.    Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930     ■     An Optim i zed  Square  Root  Algorithm  for Im ple m entation in FPGA Hardware (To l e Sutikno )   7 5. CO NCL USIO N   This  cont ribu tion pre s e n te d digit-by -dig it calculation  method a s  a pro p o s ed  simple   strategy for i m pleme n tatio n  in field pro g ramm able g a te array (FP G A) ha rd ware mainly to solve  compli cate d  squ a re  root. The  main   prin ciple  of  prop osed  m e thod i s  t w o - bit  shifting  and   subtractin g-m u ltiplexing o p e ration s. T h e  pro p o s ed  strategy ha s  co ndu cted to i m pleme n t FP GA  based  un sign ed 3 2  bit  an d  64 -bit bi nary  sq ua re  r oot  su ccessfully. The re sults  h a ve  sho w n  th at  prop osed met hod is mo st e fficient of hardwa r e  resource compa r e t o  other meth ods. The m e thod  also  ca n b e   expand ed to  large r  n u mb e r  ea sily, to solve co mpli cated  squa re   root p r obl em  in   FPGA imple m entation.       REFERE NC ES  [1].  Taka ha shi I, Nog u c h i T. A New Q u ic k- Re spo n se an d High -Efficie n cy Co ntrol  Strategy o f   an Indu ction  Motor.  IEEE  Trans a c t ions   on Indus t ry  A pplications . 1986; IA-22(5):  820-8 27.   [2].  Dep enb ro ck   M. Dir e ct Self  Co ntrol  (DS C )  of Inv e rte r -fed Ind u ctio n  Mac h ine.  IE EE Trans .   on Powe r Ele c troni cs . 198 8; 3(4): 42 0-4 29.  [3].  Habetler  TG,  Profumo F,  Pastorelli M,  To lbert LM.  Direct  Torque  Control of  Induction   Machi n e s  Usi ng Space Vector Mo dulati on.  IEEE Transactions on  Industry Applications .  1992; 28 (5 ): 1045 -10 53.   [4].  Zhong   L, Ra hman MF, Hu  WY, Lim  K W .  Anal y s is  of Di rect  To rque  Co ntrol i n  Permane nt  Magnet Syn c hrono us M o tor Drive s .  IEEE Trans ac tions  on Power Elec tronic s . 19 97;  12(3 ) : 528 -53 6 .  [5].  Fren ch C, A c arnley P.  Dire ct To rqu e  Control of Permane nt Magnet Dri v es.  IEEE   Tran sa ction s   on Indu stry A pplication s .   1996; 32(5): 1 080-108 8.  [6].  Yong  L, Zh u  ZQ, Howe  D. Di re ct To rqu e   Control  of Brushle s s  DC Drive s  with   Re du ce d   Torq ue Ri ppl e.  IEEE Trans ac tions  on Indus t ry  Applic ations . 200 5 ;  41(2): 59 9-6 08.  [7].  Yong L, Z h u  ZQ, Howe   D. Co mmutat i on-T o rq ue -Ri pple Mi nimization in  Dire ct-To r q ue- Controlled P M  Brushle ss  DC  Drive s .  IEEE Transactions  on Indus try  Applications . 20 07;  43(5 ) : 101 2-1 021.   [8].   Bos e  BK, Szc z esny PM.  A Microc omputer- ba sed  Control  and  Si mulation  of A n  Advan c ed  IPM Synchronou s M a ch ine  Drive S y stem for  Electri c  Veh i cle P r op ulsi on.  IEEE  Tran sa ction s  on  Indu strial Electro n ics . 1 988; 35(4): 5 47-5 59.   [9].  Lianbi ng L, Hexu S, Xiaojun W, Yong qi ng T.  A High -Perfo rm ance  Dire ct To rqu e  Cont rol   Based o n  DS P in Perm anent Magnet  Synchrono us Motor Dri v e .  Proce eding s of the 4th   Wo rld Co ng ress on Intellig ent Control a nd Automatio n . 2002; 2: 16 22-1 625.   [10]. Weijie  L.  Im plem entation of  Direct Torque Cont rol f o r Pe rm anen t Magnet S y nch r on ou s  Motor  with Space Vecto r   Modulatio n Base d on  DS P . 8th Intern ational Confe r en ce o n   Signal Pro c e ssi ng. 200 6; 4: 101-1 04.   [11].  Cru z  SMA, T o liyat HA, Cardo s o A J M.  DSP Imple m entation of  The Multiple  Referen c e   Frame s  Th eo ry for The Di agno si s of Stator  Fault s  in  A DTC Indu ction Moto r Drive.  I E EE  Tran sa ction s  on  Energy Co nve r si on . 200 5; 20(2 ) : 329-335.   [12].  Monma s son  E, Cirstea M N . FPGA De sign M e thodo logy for Indu strial  Co ntrol  Systems: A  Rev i e w .  IEEE Tran sa ction s  on Indust r ial Electro n ics . 2 007; 54(4): 1 824-184 2.  [13].  Kowal ski  CT, Lis J,  Orl o wska-K owalska   T.  FPGA Im plem entation o f  DT C  Cont ro l Metho d   for the Induction Motor Drive . Th e Internatio nal Confere n ce on  Compute r  a s  a Tool  (EURO C O N ).  2007:19 16-1 921.   [14].  Colli VD, Di  Stefano R, Marig netti F, Scara no M.  Desi gn of a System -on - Chip PMSM  D r iv e  Se ns or le ss  C o n t r o l . IEEE International Symposi u m on Indust rial Elect r oni cs (ISIE).  2007: 23 86-2 391.   [15].  Yamin  L, Wa nming C.  Im plem entation o f  Single Preci s ion  Floatin g  Point Squa re  Ro ot on   FPGAs . IEEE Sympos ium on FPGA  for  Cus t om  Computing Mac h ines .  Napa, California,   USA. 1997: 2 26-2 32.   [16].  Piromsopa  K, Aporntew an  C,  Cho n g s titvatana P.  An  FPGA Im plem entation of  A Fixe d- Point  Squa re  Root Ope r ati on.  Int. Symp . on  Comm un ication s   and  Informatio n T e ch nolo g y  (ISCIT 200 1).  Chian g Mai, Thailan d . 200 1: 100-1 02.   [17].  Lacho wicz S,  Pfleiderer  HJ.  Fa st Eval uation  of the  Squa re  Ro o t  and  Othe r  Nonli nea r   Functio n s in  FPGA . 4th IEEE International Symposiu m on El ect r oni c  Design,  Test  and  Applicatio ns  (DELTA). 20 0 8 : 474-4 77.   Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 16 93-6 930     TELKOM NIKA   Vol. 8, No. 1,  April 2010 :  1 - 8   8 [18]. Erc e govac   MD.  On Digit-b y -Digit Metho d s for  Com puting Ce rtain  Functio n s . Confere n ce   Re cord of  th e Fo rty-First  Asiloma r  Co nferen ce  on  i n  Signal s, S y stems an d  Comp uters  (ACSSC). 20 07: 338-342.   [19]. Koshel eva  O.  Bab y loni an Method   of Co m puting  The  S quare  Root:  Ju stificatio ns Based  on   Fuzzy Techn i que s and o n  Com putational Com p lexity . Annu al Meeting of the No rt h   American Fu zzy Inform ation Pro c e ssi n g  Society (NA F IPS). 2009: 1-6.   [20].  Ligon  WB,  Monn IG, St anzi one  D,  Stivers F,  Underwo od K D .  Im plem entation an d  Analysis  of Num e ri cal Com ponents  f o r Re config u r able   Com p u t ing . IEEE Proceedi ngs   Aero spa c e Confere n ce.19 99;  2:325-33 5.  [21].  Taek-Jun K,  Sondee n  J, Drape r  J.  Floating - Point Divi si on an d Sq uare  Ro ot  Im plem entation Usi ng A Taylo r-Se r ie s Expa nsi o n  Algorithm .  15th IEEE I n ternational  Confe r en ce o n  Electro n ics,  Circuits  an d Systems (I CECS). 200 8:70 2-70 5.  [22].  Kabuo  H, Ta nigu chi T, Mi yoshi A, Ya mash ita  H,  Ura no  M, Ed amatsu  H, K unino bu S.   Accu rate  Ro undin g  Sche me for The  Ne wton-Ra ph son Meth od  Usi ng Re dun dant Binary  Rep r e s entati on.  IEEE Trans ac tions  on  Computers . 1 994; 43(1): 4 3 -51.   [23].  Allie M, Lyons R. A Root o f   Less Evil [Digital Signal Processin g ].  IEEE Signal Processing  Maga zine . 20 05; 22(2 ) : 93-96.  [24].  Liang -Kai  W,  Sch u lte M J .  De cim a l  Flo a ting-Poi n t  Square Root Usi ng Ne wto n -Raph so n   Iteration . 16th IEEE International  Conferenc e  on Application-Spec ific Sys t ems ,   Architecture Processo rs  (ASAP). 2005: 309-315.   [25].  Tcho umat che n ko  V, Va ssil e va T,  Gurov P.  A FPGA  Based S qua re-Ro o t Cop r oce s sor .  Proceedi ng s of the 22 n d  EUROMICRO  C onfe r e n ce B e yond  2000:  Ha rd ware a nd  Software  De sign Strategie s . 1996: 520-5 25.  [26].  Taka gi N,  Taka gi K.  A VLSI Alg o rithm  for Integer Sq ua re-Ro o ting . International  Symposium  on Intelligent Signal Processi ng and Communi cation s (ISPACS).  2006: 626- 629.   [27].  Yamin  L, Wa nming C.  Parallel-Arra y Im plem entation s  of A Non - Re storin g Sq uare  Ro ot  Algorithm . IEEE Internatio nal Co nfere n c e on  Com p uter Desi gn: VLSI in Com puters an d   Processo rs  (ICCD). 19 97: 690-695.   [28].  Xiumin W, Y ang Z, Qia n g  Y, Shihua  Y.  A New Al gorithm  for  De signi ng S quare Roo t   Cal c ulato r s B a se d on FPG A  with Pipelin e Technol og y . Ninth Intern ational Confe r en ce o n   Hybrid Intellig ent Systems (HIS). 2009: 9 9 -10 2 .  [29].  Samavi S, Sadra badi A,  Fanian  A. Modul a r  Array  Structu r e Fo r Non - Re stori ng Squ a re   Root Ci rcuit.  Jou r nal of System s Archite c ture . 2 008;5 4 (10 ) : 957 -96 6 .  [30].  Compari ng Altera APEX 20KE & Xilinx Vi rtex-E  Logi c Densities. Alte ra Corporation. 2010.                 Evaluation Warning : The document was created with Spire.PDF for Python.