TELKOM NIKA , Vol.12, No .2, June 20 14 , pp. 283~2 9 0   ISSN: 1693-6 930,  accredited  A  by DIKTI, De cree No: 58/DIK T I/Kep/2013   DOI :  10.12928/TELKOMNIKA.v12i2.1870    283      Re cei v ed  No vem ber 8, 20 13; Re vised  Ma rch 18, 20 14; Accepted  April 2, 2014   Bipolar-CMOS-DMOS Process-Based a Robust and  High-Accuracy Low Drop-Out  Regulator        Pan Lu w e i 1 , Zhou Li* 1 , Sun Tao 2   1  School of Info rmation Sci enc e and En gi neer ing, Sha n d ong  Univers i t y ,   No.27, Sout h Shan da R oad, Ji nan 2 5 0 100,  C h in a, Ph./F ax:+ 86-0 531 88 36 1 623   2  Shand ong Pr ovinci al Ke y L a borator y of Net w o r k bas ed  Intelli ge nt Comp u t ing, Univ ersit y  of Jinan,   No.33 6 , W e st  Nan x i n zh ua ng  Roa d , Jina n 25 002 2, Chi na, Ph./F ax:+ 86-0 5 3 182 76 750 3   * Corres pon di n g  Author, e-ma il:zho u_l i@sd u.edu.cn       A b st r a ct  A high- accurac y  and rob u st Low  Drop-Out Regu lator w a s propos ed an d ta pe-o u t in CSMC 0.5u m  40V BCD  proc ess; the LDO w a s int egrate d  in a LED C ont rol an d Driv er  SOC of outdoo r appl icatio ns. T h e   prop osed  L D O conv erted  the   12V~ 40V  i nput  pow er t o  5 V  f o r the  l o w  volt age  circu i ts i n s i de  the  SOC. T h e   robustn ess  of  LDO w a s i m po rtant bec aus e t he  ap plic at ion   cond ition  of th e  SOC  w a s  bad. It w a s si mu l a ted   in al l process c o rner, -55 ℃ ~15 0 ℃  te mper ature an d 12V~ 4 0V pow er volta ge con d iti ons. Simulati on res u l t   show s that the LDO w o rks ro bustly in co ndi tions m enti one d abov e. T he defau lt  precisi on of LDO out pu t   voltag e  is ±2.7 5% max   in   al l cond itions, mo reover,  by   util i z i n g  a tri m  circ uit in  the fe ed back n e tw ork, the   precisi on c a n  b e  i m pr ove d  to  ±0.5%  max aft e r be in g tri mmed by  3  bit d i git a l tri m  si gn al T r im[3:1]. T h e  to tal  si z e   of the pro pose d  LDO is 135 u m *4 50 u m   and the  max i mum curr ent con s umptio n is 28 4uA.     Ke y w ords :  BC D process, LE D Driver, Low  Drop-Out Re gu lator, Dig ital tri m  sig n a l       1. Introduc tion   No wday s, Li ght Emitting  Diod e (LED) lamp s a r e  widely u s e d   in de co rative  lighting   becau se LED has ma ny advantage s. In contrast  to traditional light ing so urce s, LED ha s lo wer  energy  consumption, longer lifet ime, smaller si ze and  i m proved  phy sical  robustness[1],[2]. In   outdoo r de co rative lighting  applicati on, LED lamp s are use d  outsi d e   the buildin g  to form pictures  or video s. Be cau s e th e ou tdoor  enviro n m ent va ry si g n ificantly am ong  sea s o n s  and pl aces, t he  robu stne ss of  LED Drivers is impo rtant.  A robu st Lo w Drop -O ut Reg u lator  (L DO ) is d e si g ned  whi c h i s   use d  in  a Bip o lar-CM OS-DMO S (BCD)  p r o c ess LE D  driv er Syste m  o n  a  Chip  (SO C ).  The  pro p o s e d  L D O  provid es  a 5V  po we r for LE D  con t rol  circuit, se rial tran smitte r a nd  re ceiver in  SOC.   BCD process  Integrate d  Ci rcuit (IC)  h a s  bee n  widely  use d  in  the fi eld of  gre en  energy- saving  produ cts  espe cially  LED drive r s.  It m anufa c tu res bip o la r d e vice s, CM O S  device s   an d  DMOS d e vices o n  the  sa me chip. It co mbine s  t he  a d vantage  of the hig h  tra n s-co ndu ctan ce  an d   stron g  l oad -d rive  cap ability of BJT  dev ice, hi gh i n te gration  d ensi t y and l o w p o we r  of CM OS  devic es  and high power output of DMOS power devic es [3],[4].   The LE D  dri v er SO C i s   desi gne d to  be u s e d  in   harsh  outdo o r  envi r onm en t. The  robu stne ss o f  the L D O i s  gua rante ed  by a  wide  vo ltage a nd te mperature  ra nge  de sign.  For  different LED display ap p lication s , the  input voltag e of the SOC varie s  fro m  12V to 40V  depe nding  on  the nu mbe r   of LED l a mp s nee ded to  b e  drive n . The   workin g temp eratu r e  ran g e  of  the LDO i s  from -55 ℃  to  150 ℃ . Mea n whil e, the propo se d LDO can d r ive  200mA cu rrent   maximally. The sp ecifi c ati on of the pro posed L D O is sho w n in Ta ble1.     Table 1. Spe c ificatio n of LDO   Item  Specification   Min T y pical  Max  Reference Volta ge Accurac y   -1.5%   0(1.21V)   +1.5%  Output Voltage  Accuracy  -3%   0(5V)   3%   Line Regulation  Rate   -2.5%   0  +2.5%   Load Regulation  Rate   -2.5%   0  +2.5%   Quiescent Cur r e n t    300uA   500uA   Load Drive Cu rre nt    100mA  200mA  Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 12, No. 2, June 20 14:  283 – 29 0   284 2.  Design a nd Analy s is of LDO   As is sho w n i n  Figure1, th e pro p o s ed hi gh- a c cu ra cy and robu st L D O in clud es  Bandga p  Referen c e (0 1), Erro r Amplifier (02 ) , Feedba ck Network (03 ) , Pass Element PMOS transi s t o r P0   (04 ) , and F r e quen cy Co m pen sation  Ca pacito r  Cc  (0 5) [5]. VDDH is the input  sup p ly voltage;  Bandga p Ref e ren c e  (01 )  gene rate s a referen c e voltage VBGR  whi c h is a r o und 1.21V; Erro r  Amplifier (02), Feedba ck  Networ k (03), Pass Ele m ent P0 (0 4)  and F r eq uen cy Co mpen sation   Cap a cito r Cc (05) con s titute the regulat ion loop  of L D O; the outp u t of LDO is VDDL  whi c h is a  5V stable vol t age. The Error Amplifie r (02) p r ovid es  gain for th e regulatio n loo p . A 3 bit digi tal  control sig nal  Trim[3:1] co ntrols the Fe edba ck Ne twork (03 )  to trim the LDO o u tput voltage by  cha ngin g  the  sampl ed fee d back voltag e  VFB. W hen t he outp u t voltage d e viates  from the d e si gn  spe c ification  cau s e d  by proce s s variati ons, t he o u tp ut voltage ca n meet the requireme nts  by  adju s ting Tri m [3:1].  The Pass Ele m en t (04) d r ives l a rge  amou nts of cu rrent. The ph ase margi n   of regulatio n loop is imp r ov ed by the Fr e quen cy Com pen sation  Ca pacito r  Cc (0 5).           Figure1. Block diag ram of the pro p o s ed  LDO       Con s id erin g  different a ppl ication  condit i ons,  to  ma ke the  LDO  work  ro bu stly in all  situation s , th e sim u lation   ca se m u st  co ver all  pro c e s s corn er, te mperature  an d po we r volt age   con d ition s . The LDO is si mulated on a ll proces s corners incl udin g  Typical - nm os-Typical-p mo s  ca se( TT),  Fa st -nm o s - Fa st -pmo s ca se ( FF),  S l ow- n m o s-S l ow -pm o s ca se (S S ) ,   Fast - n mo s- S l ow   pmos-ca s e (FS) and Slo w -n mo s-F a st-pmos  ca se  (SF); 25 ro om tempe r at ure, 15 0 hi gh   temperature  and -55 lo w tempe r atu r e; 24V  norm a l voltage, 4 0 V high volta ge and  12V  low   voltage con d i t ions. The ro bustn ess of LDO in  15 0  high temp eratu r e condi tion is the most  importa nt poi nt of the desi gn.      2.1. Refe ren ce V o ltag e   The  refe ren c e voltage  produ ced  by id eal referen c e  voltage  so urce  sh ould  be  stabl e   when  supply voltage, process a nd tem p erature vary.It provides  the reference voltage (VFB ) f o r  LDO  to p r od uce  outp u t voltage. Th e  pre c isi on  an d tempe r atu r e characte ri stics  of refe re nce   voltage dete r mine that of the output  of  LDO. In a c tu al desi gn, Ba ndga p Refe re nce  circuit is  the   best  ch oice  for  referen c e  voltage  sou r ce[6]. As is sh own  in Fi gure 2, the B a n dgap  Refe re nce   inclu d e s  Start up Ci rcuit (1 1 ) , Prop ortion a l  to Absol u te  Tempe r atu r e  (PTAT)  Cu rre nt Gene ration  Circuit (12),  Referen c e V o ltage G ene ration Ci rcuit ( 13).  Startup Circuit  (11) consi s ts of  re sistor  R15  and  NM OS tran sisto r s N15, N16,  i t  is used to  p r event the  ref e ren c e volta g e  so urce i n  zero  state du ring  power on  proce s s. PTAT Current Ge neratio n Ci rcuit (12) g ene rates  a po sitive   temperature   coeffici ent  cu rre nt, and  PMOS P 15  an d P16 i n  the   Referen c e V o ltage  Gen e ration  Circ uit  (13) mirror the PTA T  c u rrent. It flows  thr oug h t he resi sto r  R14 a nd tran si stor  Q13  with  a  negative tem peratu r e coef ficient to gen erate  a 1.21 V Bandgap  Referen c e vo ltage (VBGR) [7 ].  Since the i n p u t sup p ly voltage VDDH varie s  from  12 V to 40V, 40 V high voltag e MOS tran si stors  are used. Hi gh  voltage  NMOS  tran si stors N11, N12, N13,   N14  and  hig h  voltage P M OS  transi s to rs P 11, P12, P13,  P14  and  re si stors R11, R12,  R1 3 constitute self-bia s casco de  circuit   Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Bipolar-CMO S-DM OS Pro c e s s-Ba sed a  Robu st and  High -Accu r a c y ….. (Pan Lu wei)  285 to improve t he Power S upply Rej e cti on Ration (P SRR) of the  Bandga p Referen c e[8].  The  simulatio n  re sults  sh ow th at the Band g ap Refe re nce   circuit can provide  1.21V referen c e   voltage  in all pro c e s s co rne r , -55 ~15 0  temperatu r e a n d  12V~40V p o we r voltage  conditio n s.  The   temperature coeffici ent  is 6.2ppm/  @ typical  ca se.           Figure 2.Ban dgap  Referen c e ci rcuit       2.2. Error  Amplifier and Pass Element  The re gulatio n loop of the  prop osed L D O  con s ist s   of Erro r Amp lifier (02 ) , Fe edba ck  Network (0 3), Pass Elem ent (04 )  and  Frequ en cy  C o mpe n s a tion  C a pa c i tor  ( 0 5) . T h e  Err o r  Amplifier (0 2) provide s  gai n for the re gu lation l oop; its performan ce  has si gnifica nt effects on t he  LDO[9]. Sin c e the i nput  su pply voltage   VDDH of  L D O is 40V  hig h  voltage i n   co ntrast  with  th e 5V  ouput voltage  VDDL, in o r der to ma ke t he LDO wo rk robu stly, esp e cially when t he load  cu rre nt  is a r o und  se veral mi cro  Ampere,  the  output VP  of   the  E rro r  A m plifier (0 2) sho u ld produ ce a   voltage  clo s e  to the  su pply  voltage to  ma ke th e Pa ss  Element d r ivi ng  small  loa d  cu rrent. Th u s , a  cla s s-AB  sta ge i s  u s e d  a s  the  outp u t  stage  of  Erro r Amplifie r to  gen erate  la rge o u tput vol t age  swi ng[10].   Figure 3  sho w s th e ci rcuit  of Erro r Am plifie r (02). T he two i nput s are  co nne ct ed to the  output VBGR of Bandgap  Referen c e (0 1) an d the feedba ck voltage VFB from  the Feedb a c k  Network  (03 )  individually.  Since  the v o ltage VBG R is  1.21V a n d  when  the  LDO  works,   the   voltage of VFB is arou nd  1.21V too.  A pair of  larg e-si ze d PMO S  transi s tors P21 and P22  is   use d  a s  th e i nput of E rro r Amplifier  (0 2 )  to e n sure t he tra n sco n d u ctan ce  an d  matchin g  of t h e   input stag e.In the output drive st age of Erro r Amplifier  (02 ) , the size of MOS transi s tors N24 an d   P24 are set t o  four time s  that of N23 a nd P23  to en sure that the  Erro r Amplifier ha s e nou g h   drive  cap abili ty and voltag e sle w   rate,  highe r b and width and  volta ge sl ew rate   will imp r ove t h e   transi ent re sp onse of the LDO.     VFB VB G R VP VD DH P2 1 P 2 2 P2 3 P2 4 N2 1 N 2 2 N2 3 N2 4 GN D     Figure 3. Erro r amplifier  Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 12, No. 2, June 20 14:  283 – 29 0   286 The  size  of the Pass Ele m ent (0 4) m u st be l a rg e  enou gh to d r ive large  cu rrent. As  sho w n i n  Fig u re  1, multi-fi nger structu r e and  la rge  size of  high vo ltage PMOS t r an sisto r  P0  are   use d  to m a ke the L D O   provide  20 0 m A load  cu rr ent a c crodin g  to the  LDO’s  sp ecifi c a t ion.  Ho wever, th e  larg e Pa ss  Element PM OS tran si stor ha s la rge  capa citan c e  which l ead s th e   se con d  do minant pol e mo ve to the lo w-freque ncy  an d ma ke s the  pha se m a rgi n  of the regula t ion   loop  worse[1 1 ]. So it is necessa ry to  improve  th e  pha se m a rg in of re gulati on loo p  by the   Freq uen cy Compen satio n  Cap a cito r (0 5 ) .      2.3. Frequen c y  Compens a tion   As sh own in  Figure 1, the Fre que ncy  Comp en sati on Capa citor Cc  (05 )  is  conne cted   betwe en the  output of LDO and the fe edba ck end  (V FB) of Fee dba ck  Netwo r k[12]. By ad ding   the Freq uen cy Compen sat i on Cap a cito r (05), a pair  of pole and zero is g ene ra ted to play th e  role of frequ e n cy com pen sation. Figure  4 sho w s  the  small si gnal  model of the LDO p r op ose d  in   Figure 1. Ro a is the outp u t resi st an ce  of the amplifier, Ro _pa ss i s  the output resi stan ce of the   pass  eleme n t, gma a nd  gmp  refe r to  the tran sc o ndu ctan ce  of the  amplifie r a nd th e p a ss  element, Cpa r  is the  pa ra sitic ca pa citan c e introd uced  by the pa ss  e l ement, Co  a nd Resr a r e t h e   cap a cita nce and  the   ele c trical se rie s  resi stan ce  of  the outp u t  cap a cito r, Cb is th e byp a ss  cap a cit o r and  RL is t he loa d  resi st an ce.           Figure 4. Small-si gnal mo del of LDO  circuit       In Figure 4, di sconn ect the  feedba ck loo p  at point VFB, the open-l oop gai n Av is:    A   g  R  ∙     ∙                                                               (1)    Whe r e Z is th e impeda nce see n  at outpu t VDDL, be ca use the o u tpu t  capa citan c e  is  much la rg er than the bypa ss  cap a cita nce  C ≫C :    ZR _ // R   / /     _      _      _   //                       (2)    By equation (1) and  (2), we obtain that t he tran sfer fu nction of the  LDO h a s the  followin g  four poles a nd two zeros:     P π _                                                                                      (3)    P π                                                                                        (4)    P π                                                                                          (5)    Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Bipolar-CMO S-DM OS Pro c e s s-Ba sed a  Robu st and  High -Accu r a c y ….. (Pan Lu wei)  287 P π //                                                                                       (6)    Z π                                                                                           (7)    Z π                                                                                          (8)    Poles  P1 、 P2 、 P3 an d the ze ro Z 1  belon g to the reg u lation  loop of LDO  without   Freq uen cy Compen satio n   Cap a cito r (0 5 )  [13]. Since t he loop  gain  of LDO d o e s n’t drop to 0 d B  at the freque ncy wh ere th e pole P3 re si des, the ph ase margi n  of the loop is le ss  than 45 ° which   may cau s e th e LDO un sta b le. In Figure  4, the effe ct of Comp en sa tion Cap a cito r Cc (0 5) i s  that   a pole-ze ro  pair Pc a nd  Zc are add e d . The frequ enc y of the zero Z c  re sid e s is  clo s e t o  the  freque ncy   of pole  P 3  re sid e s, so   the ze ro  Z c  will com pen sate  th e p hase shift ca use d   by   pole  P3.  Acco rdi ng to  eqution s  (5),  (6) a nd (8), t he freq uen cy  of pole Pc resid e s i s  hig her tha n  pole  P3   and zero Z c   resi de. Figu re 5 sho w s the pole-ze ro  l o catio n  of the comp en sat ed loop, after P3   has  bee n co mpesated by Zc,  the  l oop  gain  of LD O  drop s to  bel o w  0 d B at the  freque ncy  wh ere  the pole  Pc  resid e s, thu s  t he ph ase ma rgin  of  the re gulation l oop  can  achieve t o  more tha n   45  °and the  stabi lity of LDO is improve d  [14].          Figure 5. Pole-zero locatio n       2.4. Feedba c k  Net w o r k a nd T r im Con t rol Circuit  The  different   appli c ation  condition  an d  tape-o u t p r o c ess p a ramet e r va riation   will ma ke  the Bandga p Referen c e ou tput VBGR deviate from  the desi gn spe c ificatio n whi c h will ma ke t h e   voltage of  L D O’ s o u tput  VDDL  deviat e  from  5V . T herefo r e, th e  Feed ba ck  Network uses 3bit  digital cont rol  signal T r im[3 :1] to trim the  output  voltage VDDL. As  shown in Figure 6, by setting  different di gital si gnal  Trim [3:1] , the 8 t o  1 An alog  Switch  can  sel e ct different  cha nnel  (CH1  ~  CH8) to ch an ge the feedb a ck voltag e VFB, t he voltage of VDDL is al so chan ged b y  it.          Figure 6. Re sistor feed ba ck network  Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 12, No. 2, June 20 14:  283 – 29 0   288 The map p ing  relation shi p  betwe en the  digital co ntrol  signal T r im[ 3 :1] and the  LDO’ s  output voltag e VDDL i s  sh own in Ta ble  2.The mini mu m value of VDDL is 4.8V whe n  Trim[3: 1 ] is  000. The def ault voltage o f  VDDL is 5V  when T r im[3 :1] equals to1 00 and the m a ximum voltage  of VDDL is 5 . 15V wh en T r im[3:1] equ a l s to 1 11. As Trim[3:1] in crea se s fro m   000 to  111, t he  voltage of V D DL in crea ses  50mV  per bit. After ta pe-o u t, if the  pro c e s s d e viation ma ke s the  voltage of  VDDL hi ghe r t han  5V  whe n  Trim[3:1]  eq uals to  100,  Trim[3:1]  can  be  set lo wer to   make the volt age of VDDL smalle r; if the proc ess devi a tion makes t he voltage of VDDL  smalle r  than 5V whe n  Trim[3:1] equal sto 100, Trim[3:1] can  be set highe r to make the  voltage of VDDL   highe r.    Table 2. Map p ing bet wee n  Trim[3:1] an d VDDL   Trim[3:1]  VDDL （） V  000 4.8  001 4.85  010 4.9  011 4.95  100(default )  5  101 5.05  110 5.1  111 5.15      2.5. La y out  Design   As the  propo sed  L D O i n volves  high  voltage  d e vice,  the  spa c e  a nd i s olation   betwe en   40V high volt age d e vice s  and 5V lo w  voltage devi c es a r e  parti cularly imp o rt ant. Mean whi l e,  sin c e the L D O drive s  a  200mA loa d  curre n t, place a nd ro u t e of Pass Element play s an  importa nt part in LDO’ s pe rforma nce e s peci a lly it s efficien cy. The l a yout desi gn  of the prop osed  LDO i s   ba se d on  CSM C   0.5µm 2P3M  BCD  proc ess which  sup p o rts  2 poly l a yers  and  3 m e tal  layers.  The to p metal i s  thi c k Aluminu m   and its curr en t den sity is la rge. Pa rallel  routing of  Met a l  2 and Metal 3 is use d  for routing of pass eleme n t to redu ce the  wiring resi st ance. The sp ace  betwe en high  voltage device and low voltage device  should be la rg e enoug h to redu ce the cro s s  interferen ce.  Figure 7  sh o w s the layo ut of the  Control and  Driver  SOC a nd the  positio n of L D O   in the SO C. L D O p r ovide s   power fo r the  LED  sign al receive r   circuit  and LE D d r ive co ntrol  circuit  insid e  the SOC. The area size of the pro posed L D O is 135um* 450 u m .          Figure 7. Layout of the LDO in sid e  LED Drive and  Co ntrol SOC      3. Simulation Resul t s   The lin e regu lation si mulat i on results  are show  in Fi gure  8,  set th e load  curren t of the   LDO  to  200 mA and  pe rf orm  a tran sie n t sim u lation  that  when  th e L D O  po we rs up, th e  su pply  voltage VDDH is 24V, ma ke the su pply  voltage jump  from 24V to 12V in 1us a nd from 12V  to   24V in 1u s, then the  suppl y voltage jumps from  24V  to 40V in 1u s  and from  40V  to 24V in 1u s  (sh o wn in the  lower bl ock of Figure 8 ) . Corne r s, be st  case and wo rst ca se  simu lation wave s of  VDDL i s   sho w n in the  up per bl ock of  Figure  8, the  maximum d e viation of VDDL wh en V D DH  jumps i s  less  than ±10 0 mV , that is  ≤  ±2 % to the default value of VDDL.        Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  1693-6 930       Bipolar-CMO S-DM OS Pro c e s s-Ba sed a  Robu st and  High -Accu r a c y ….. (Pan Lu wei)  289 The load  reg u lation sim u l a tion re sults  are  sho w  in F i gure 9,  set the su pply po wer  of the  LDO  to 1 2 V, 24V  and  40 V individually , perfo rm  a t r an sient  sim u lation th at  whe n  the  L D O  powers up, the load curre n t jumps fro m  0mA to 200mA in 1us a nd from 20 0 m A to 0mA in 1us  (sh o wn  in   the   upp er blo c k of  Figu re 9). Corne r s, be st  ca se   an d wo rst ca se   sim u lation wave s of  VDDL  is sho w n i n  the  lo wer blo c k of  Figu re  9,  th e  maximum  deviation of VDDL   when  load   curre n t jumps is less than ±87.5mV, that is  ≤  ±1.7 5% to the default value of VDDL.        Figure 8. Simulation re sult s of Line  Reg u lation Chara c te r      Figure 9. Simulation re sult s of Load  Re gulation  C h ar ac te r      The detaile d simulatio n  re sults a r e sho w n in Tabl e 3. The simul a tion re sults  sho w  tha t   the p r op osed  LDO i n  thi s   pape r  ha s g o od p e rfo r m a n c e  i n  all simul a tion ca se s  i n clu d ing   process  corne r s, -5 5 ~15 0  temperatu r e an d 12V~4 0V  po wer voltag e condition s. Th e Output Voltage  Accu ra cy is ±2.75% max  by all simulation con d itio ns befo r e tri m , thus we can elimi nate  the   output voltag e deviation  caused by the  tape-o u t pr o c e ss  paramet er vari ation throu gh the  di gital  control si gnal  Trim[3:1]. As each ste p  of  the digital  co ntrol si gnal  T r im[3:1] ca n  make th e out put  voltage cha n ge 50mV and  the Trim ran ge is -4% to  +3%, so the  actual O u tput  Voltage Accura cy  can b e  impro v ed to ±0.5% (25mV )  ma x after being trimmed by Trim[3:1].      Table 3. Simulation Results  Simulation Items  Simulation Results  Load Drive Cu rre nt  ≥ 215mA   Quiescent   Curre nt  ≤ 284uA   Load Regulation  Rate   ±1.75%   Line Regulation  Rate   ±2%   Loop Gain  ≥ 43.9dB   Phase Margin   ≥ 53.7º  Reference Volta ge Accurac y   ±1.5%   Output Voltage  Accuracy  ≤ ±2.75%   Output  Trim Ran ge  -4% to +3 %   Output Voltage  Accuracy  Aft e r  Trimmed   ≤ ±0.5%   PSRR  ≥ 51.7@1kHz   ≥ 43.5@10kHz   ≥ 35.6@100kHz         Evaluation Warning : The document was created with Spire.PDF for Python.
                          ISSN: 16 93-6 930   TELKOM NIKA   Vol. 12, No. 2, June 20 14:  283 – 29 0   290 4. Conclusio n   A robu st and  high a c cura cy Low  Drop -Out  Regul ator ba se d on  40V BCD  proce s s i s   prop osed, it’s use d  in an  outdoo r de co rative  lighting  LED Control  and Dr iver  SOC. Since th e   environ ment  of outdoo r a pplicat ion s  varys  significa ntly, the  robustne s s of LED Drive r s i s   importa nt. The input suppl y voltage is  12V~4 0V  an d the output  voltage suppl ies 5V p o wer for  other mo dule s  insi de the  SOC. Moreo v er, the  appli c ation con d ition  and  the t ape-out process  variation  woul d make the L D O’ s output v o ltage deviat e  from the  sp ecification, 3b it digital control  sign al Trim[3 :1] and a trim circuit we re use d  to improve the a c curacy of th e LDO’ s out put  voltage. Th e l oad  cu rrent  o f  LDO i s  1 0 0 m A typi cally and 200 mA maximally  wh ile  the   quie scent  curre n t of the LDO is l e ss  than 284 uA. Simula tion re sults  sho w  th at the prop osed LDO wo rks  robustly in  all process  corner, -55 ℃ ~1 50 ℃  te mperature  a nd 12V ~40V  power volt age  con d ition s . The default p r eci s io n of L D O outp u t voltage is  ±2. 75% max in all conditio n s,  more over, th e p r e c isio n  can b e  im prov ed to  ±0.5%   after b e ing  tri mmed  by 3  b i t digital  cont rol  s i gnal Trim [3:1].       Referen ces   [1]    Nan C, H enr y  SHC. A Drivin g T e chnolo g y   for Re trofit LE D Lamp for F l uores c ent Li gh ting F i xtures   With Electronic Ballasts.  IEEE TRANSACTIONS ON  POWE R ELECTRONICS.  2011; 2 6 (2 ): 588-58 9.  [2]    Hon g min g  Y, Jan WMB,  T i m CWS. Illuminat i on Se ns ing i n  LED  Li ghtin g S y stem s Based o n   F r eque nc y-Div i s ion M u ltip le xi ng.  IEEE TRANSACTIONS ON  SIGNAL PROCESSING.  200 9; 57( 11) :   426 9-42 70.   [3]    Z heng yu a n  Z ,  Z h iche ng  F ,  Yong, J i an ge n  L,  Xia o g ang   L.  A new   met hod  to re duce  VDMOS on- resistanc e i n  B CD pr ocess.  10 th   IEEE  International Confer ence on So lid- State and In tegrated Circ u it   T e chnolog y (IC S ICT ) . Shangh ai. 201 0: 117- 1 19.   [4]    Cha ng-T z u W ,  Ming-D ou K. ESD Protectio n   Desi gn W i th  Lateral DMO S   T r ansistor i n  40-V BCD   T e chnolog y.  IE EE TRANSACTIONS ON  EL ECTRON DEVICES.  2010; 57 (12): 339 5-3 3 9 6 .  [5]    Gabrie l ARM, Phill ip EA. A low - v o lta ge,  lo w   qui escent curr ent, lo w   dro p -o ut regul ator.  IEEE Journal of  Soli d-State Cir cuits.  1998; 3 3 ( 1): 36-44.   [6]    Bogoda A, Indika UK,  Shun suke O, T o ru I, Kenji T .  An  Area- Efficient CMOS  Bandgap Reference  Utilizi ng  a S w it ched- Curre nt T e chnique.  IE EE TRANSACTIONS ON CIRCUITS AND  SYSTEMS—II:  EXPRESS BRIEFS.  2010; 57( 10): 762- 76 3.  [7]    Ming-D ou K, Jung-S h e ng C. Ne w  Curv ature - Comp e n sati on   T e chniq ue for CMOS Bandg a p  Refere nc e   W i th Sub-1-V  Operatio n.  IEEE TRANSAC TIONS ON CIRCUI TS AND  SYSTEMS—II: EXPRESS  BRIEFS . 2006; 53(8): 667- 66 8.  [8]   Behzad  R.  De sign  of An al og  CMOS Integrat ed C i rcu i t . Che n Guica n , Ch en gJun, Z h an gR uizhi.  Xi’  An :   Xi ’ An Jia o  T ong Univ ersit y  Pr ess. 2003: 3 2 4 - 325.    [9]    Robert JM, J o se SM ,  Edg a r SS. F u ll On-Chi p CMOS Lo w - Dr opo u t  Voltage R e gul ator.  IEEE   TRANSACTIONS ON CIRCUITS A ND SYSTEMS—I: REGULAR PAPERS.  2007; 54( 9): 1885- 18 86.   [10]    Gianl uca G, Gaetano P, E s ter S.  Low -voltag e  LDO C o mpe n satio n   Strategy bas e d  on Curr ent  Amp lifiers.  IEE E  Internatio nal  S y mp osi u m on  Circuits  an d Systems. Seattl e, W A . 2008: 2681- 268 4.   [11]    T sz YM, Philip  KT M, Mansun C.   A  Hi gh S l e w -R ate P u sh –Pul l Output  A m plifier  for  Lo w - Qu iesc ent   Current L o w - D r opo ut Regu lat o rs W i th T r ansient-R espo nse  Improveme n t.  IEEE TRANSACTIONS ON  CIRCUITS AND SYSTEMS—II: EXPRESS B R IEFS.  2007; 54(9): 75 5-7 5 9 .   [12]  Xu e w e n  W ,  F eng ge W ,  Z h o n g w e i  L. T he A nalysis  of LDO  and th e Stab i lity of Lo op C o mpe n satio n .   201 0 Internati o nal C onfere n ce  on Electrica l  a nd Co ntrol En g i ne erin g.  W uha n. 2010: 4 368- 437 0.  [13]  Gabrie l ARM,  Phil lip  EA. Optimized F r e que nc y-Sh api n g  Circ u it T opolo g ies  for L D O’s.  IEEE   T r ansactio n s o n  Circuits a nd  Systems II Ana l og a nd Di gita l Sign al Process i ng.  19 98; 45( 6 ) : 703–7 08.   [14]  Phill ip EA, Do ugl as RH.  CM OS Analog IC  Desig n . F eng Jun, LiZ h i q u n . Beiji ng ： Electr onic Ind u str y   Press. 2011: 2 06-2 07.     Evaluation Warning : The document was created with Spire.PDF for Python.