Int ern at i onal  Journ al of Ele ctrical  an d  Co mput er  En gin eeri ng   (IJ E C E)   Vo l.   10 ,  No.   3 ,  June   2020 ,  pp. 2 951~ 2958   IS S N: 20 88 - 8708 ,  DOI: 10 .11 591/ ijece . v10 i 3 . pp2951 - 29 58          2951       Journ al h om e page :  http: // ij ece.i aesc or e.c om/i nd ex .ph p/IJ ECE   Pip eline d Vedic   mu ltip lier w i th manifold  ad der   co mp lexi ty  l evels       An siy a  Es ha c k,  S . K ri s hnakumar   Depa rtment  o f  E le c troni cs,   Scho ol  of Te chnol og y   and  Appl ie d   Scie n ce s,   Eda p all y ,   Indi a       Art ic le  In f o     ABSTR A CT   Art ic le  history:   Re cei ved   Ma y  13 , 201 9   Re vised  Jan  3 ,   20 20   Accepte d   Ja n 8 , 20 20     Rec en tly ,   th e  in c rea sed  us e  of   por ta bl e  dev ices,  h a s  drive n  the  rese arc h  world   to  design  s y ste m s  with  low  power - consum pti on  and  high  thro ughput.   Vedi c   m ult ipl ie r   provi des  le ast   dela y  eve n  in  com ple x  m ult ip li c ations  when  compare d  to   oth er  conv ent ion al  m ult i pli ers .   In  th is  pape r ,   a  64 - bi t  m ult iplier   is  creat ed   using   the   Urdhav a  Ti r y akbh y am  su tra   in   Vedi c  m at hemat ic s.     The   d esign  of  t his  64 - bit   m ulti pli er  is  implem ent ed   in  f ive   d i ffe ren t   wa y s  with  the   pipe l ining  conc ept   app lied  at   diffe r ent   st age s  of  adde r  co m ple xit ie s .   The   diffe r ent   ar chi t ec tur es  show   diffe ren t  de lay   and  power  c onsum pti on.     It  is  noti ce d  t hat   as  comple xity   o f  adde rs   in  the   m ult ip li ers  red uc e,    the   s y s te m s  show   improved  spee d  and  l ea st  h ard ware   uti l izati o n .     The   arc hi te c ture  designe d  using   2 x 2 - bit   p ipe l in ed  Vedi c  m ult ip li er  is   then   compare d  with  exi sting  Vedi c  m ult ipl ie rs  and  conve nt iona l  m ult ipliers  and   show s le ast  d el a y .   Ke yw or d s :   FPGA   Lo w  p ower     Pipeli ning   Ved ic   m ulti pliers   Urdhava  Tirya kbhyam   Copyright   ©   202 0   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   An siy a E sh ac k   Dep a rtm ent o f El ect ro nics ,    School  of Tec hnol og y a nd  Applie d  Scie nces,   Eda pally , Erna ku la m  6 8202 4, I nd ia     Em a il : ansiy a @yah oo.co m       1.   INTROD U CTION   Sp ee d  a nd  po wer  co nsum pti on  are   the  t wo  m a in  aspects   consi der e d  w hi le   desig ning  a   syst e m   in    the  fiel d  of   co m m un ic at ion   [ 1] .  The  m ulti p li ers  ( m or e  sp e ci fical ly   the  add ers )  w hich  f orm   the  m ajo r  pa rt  of  these  syst e m s  aff ect   it s  sp eed   [2] .  The  m or e  com plex  a  m ul ti plier  or   it s  relat ed  add e r  is,  the  m or e  is  i ts  eff ect   on   the  s peed   [ 3] .  Althou gh   a dd it io n  operati on s  a re  si m ple,  add it ion   of   la r ge  bits  will   su r el y  increase  the  tim e   require d  f or  ge ner at io n  of   t he   ou t pu t.   As  nu m ber   of   bits  of  add e nds  inc re ases,  ti m e  to  com plete   add it ion   al s o  incr eases ,  ulti m at ely  le ading  to  decr ea se  in   thr ough pu t  of   the  m ulti plier.  DSPs  a nd  c om m un ic at ion   s yst e m s   rely   heav il y  on  ad de rs  an d  m ul ti pliers  for   processi ng   t he ir  data  [4 ,  5] .   Existi ng   m ulti plier  syst em s  c on s ume  m or e p ower  and tim e and  are   thu s , not s uitab le  f or  DS P  and  co m m un ic at ion  syst em s  [6] .   This p ape r  e xplores  ways  to   r edu ce   the b it   siz e  of  the  a dden ds   a nd  eve ntu a ll y,  reduce  the co m plexit y   of   t he  a dd e rs   in  the  m ulti pliers  to  inc rea se  it s  processi ng  sp ee d  a nd   lowe r  the   p ower  c ons um pt ion   of    the  syst em .  T he  use   of  a dders  with   dif fere nt  com plexiti es  show s  that   as  ad der s  be com e  le ss  com plex,     the  sp ee d  of   th e  sy stem   increases.  T he  desi gn e d  64 - bit  Ve dic  m ult ipli ers  (V M) ,  usi ng  U rdha va  Tiry ak bh ya m   (U T )  Su t ra,  em plo y  pip el ini ng   at   five  diff ere nt  add e r  com plexiti es  and   the  desig n  with  th e  lowest  com pl exity   achieves   hi gh e st  thr oughput.   The  five   desi gns  i nclu de  th e  us e  of  4  thi rty - two - bit,  16  si xt een - bit,  64   ei ght - bit,  256  four - bit  and   1024  t wo - bi t  pip el ined  V Ms  resp ect i vely .  A  re d uctio n  in  the  F PGA  hard war e  us e d  is  al so  ob s er ved   a s  V M  are  em plo ye d  in  the   desi gned  syst em .  Faste r  outp ut  ge ne rati on  w it h  lo w   hard war e u ti li zat ion   certai nly  bri ng s  do wn  po wer  co n s um ption   of  this  novel   s yst e m .  Thu s ,  t he  desig ne d  m ulti plier  syst em s  are   low  po wer   co nsum ing   and   fa s t  ou tp ut  gen e ra tors  with  inc re ase  in  sp eed  a nd  re du ct io n  in  powe r  co ns um ption   as  the  c om plexity   of   the   ad de rs  decr ease s.  T he  rest  of  pa pe r  is  as   f ollows:   Re searc h  m eth od  is   hi gh li gh te d  i n  Sect ion   2  with   ex planati on  on  VMs ,  Pi pelined   VMs ,   an d  Mod i fied  VM s.  Sect io n  3  gi ves  the   res ults  an d  analy sis. Finall y, the c on cl us i on is  giv e n  in   Sect ion   4.   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  3 ,  J une  2020  :   29 51   -   2958   2952   2.   RESEA R CH MET HO D   2.1.   Vedic m ultipl ie r   In   the  c onve nt ion al   m ulti plier s,  ‘t he  car ry’   m os t  of te n  ge ts  prop a gated   al l  the  way  t o  the  m os t   sign ific a nt  bit ,  wh e n  bi nar y  m ulti plica ti on   is  perform ed  [7] .  This  is  the  m aj or   r easo n  f or  hi gh e r  delay   in  these   m ul ti pliers.  Wh en  Ved ic   m ulti plica ti on   te chn iq ue  li ke  UT  Su tra  is  us e d,   there  is  par ti al   product  ge nerat ion   and  these   ca n  be   ad de d  up  in  a   pi peline d  fash i on    [ 8,  9] .  So,  VM  e m plo yi ng  the   UT   te ch niqu e  f or  m ul ti plica ti on   of  tw o  nu m bers  is  see n  t o  produce   outp uts  faster  t han  othe r  m ulti pliers  by  re duci ng  t h e  delay   to  gen e rate  the   pr od uct   [10] .  This  te chn i que   us es  ‘V e rtic al   and   Cr os s wise’  m e tho dolo gy   wh ic h  util iz es  le ast  delay ,  and   al lows   f or  low  h ar dware  us a ge   du ri ng   proc essing   [ 11] .  Thu s  UT  Su t ra   al lows   for  pa rall el  processi ng and  provides  b et te r per form ance  [12 – 14] .    VMs,  i nvolv i ng  th e  UT  Su tr a,  al lo w  a  higher   ord er  bit  m ul ti plica ti on   to  be   c om pu te d  by  br ea ki ng   them   to  lowe r   order   bits.  G ener al ly ,  an  N xN - bit  VM  is   form ed  by  four   N/2xN/ 2 - bi t  VMs  [15] .   E ach  of     the  N/2xN/ 2 - bi t  VM  can  again  be   f or m ed   by  fo ur  N/4x N/4 - bit  VMs   [16 ] .  Thu s  eac h  hi gh e r  bit  VM  can  be   form ed  by  four   l ow e r  bit  VMs  with  t he   lowe r  m ulti pl ie rs  ha ving  ha lf  the  bit  siz e  of   th e  hi gh e r   on es .     This  deco m posit ion   ca n  c onti nu e  un ti l  2x 2 - bit  VMs  a r e  reac hed,  be yond  wh ic h  de com po sit ion   is  no t   po s sible.  T his  is  as  show n  i n  F igure 1 .   A  2x 2 - bit  UT  S utra  base d  VM, h a vi ng   a 2 - bit  m ul ti plier  11   a nd  a   2 - bit  m ul ti plica nd   11, f ollow s  the  s te ps  s how n  in   F igure  2  [17] .           Figure  1. Dec om po sit ion  of  hig he r orde r bit  V Ms i nt o  lo we r order  b it   VMs           Figure   2. UT  S utra base d 2x2 - bit  VM       2.2.       Desi gn e d s ystem   This  sect ion   de scrib es  five  a rch it ect ures  of   the  64x 64 - bit  VM.  The  diag ram m at ic   rep resen ta ti on   of  this i s g i ven in  F igure  3( a )  t o  ( e).   T he five  arc hitec tures wit h dif fer e nt  bit siz ed pipeli ne d VM are  as  fo ll ow s:   a.   Mul t ipli er w it h f our 32x 32 - bit   pip el ine d VM   b.   Mult ipli er w it h si xteen  16 x16 - bit  pip el ine d VM   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Pipel ined  Ve dic mult ipli er wi th  manifold  ad de r com plexi ty  leve ls ( Ansiya Esh ack )   2953   c.   Mult ipli er w it h si xty - f our 8 x8 - bit  pip el ine d VM   d.   Mul t ipli er w it h t wo - fi fty - six  4x4 - bit pipeli ne d VM   e.   Mul t ipli er w it h o ne - t hous a nd - twenty - fo ur 2x 2 - bit  pi pelined   VM           (a)   (b)         (c)         (d)     Figure  3 .  (a )  M ul ti plier w it h f our 3 2x32 - bit  pip el ine d  VMs ,   (b)  Mul t ipl ie r   with si xteen 1 6x16 - bit  pip el in ed  VMs,   (c)  M ul t ipli er  with si xty - f our  8x8 - bit  pip el i ned V Ms ,   (d)  Mul t ipli er   with tw o - fifty - six  4x4 - bit  pi pe li ned   VMs   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  3 ,  J une  2020  :   29 51   -   2958   2954       Figure  3 .   (e )   M ul t ipli er  with  one - t hous a nd - t wen ty - fou r 2x2 - bit pi pelined   VMs   ( c onti nue )       These  desig ne d  m ulti pliers  thu s  us e  t he  UT  S utra  c om bin ed  with  the  pi pelinin g  te chn i qu e .    The  desig ns   a r e  create d  by  usi ng   t he  pi peline  m et ho dolo gy   to  pro du ce  PMs  at   diff e re nt  m ulti plier  s ta ges.    It  is  ob ser ve d  that  as  the  bi t  siz e  of   these  PM  beco m es   low,   le adin g  to  le sser  com plexity   of   the  add e rs   involve d  in   th e m ,  the  tim e  fo r  t hro ughput  al so   dec rea ses .   The  64x6 4 - bi t  VM  desi gn e d  us in g  the   2x2 - bit  pip el ine d  VM  is  seen  t o  yi el d  the   fastest   r esults  w he n  c om pa red   with  tho se   desi gn e d  us in g  4x4 - bit  PMs,     8x8 - bit  PMs ,  16x1 6 - bit  PMs  or   32 x32 - bit  P Ms.  As   the  bit  siz e  of  the  PM   dec reases,   the   ad der s   bec ome   le ss   and less c om pl ex  e ven t ually  leadin g  to  f ast e r  th rou ghput.      2.3.1 .   Pipel ined Ve dic  m ulti pli er   The  ‘ V e rtic al   and  C r os s wise’  te ch nique  fo l lowe d  by  UT   Su tra   is  as  s ho wn  in  F ig ur e  2.  T he  bits   of    the  input  nu m ber s  are  m ulti plied  ve rtic al ly   and   al so   in  a  cr os s wise  m ann er  in  dif fer e nt  ste ps   a nd     the  co ncatena ti on   of  the  pa rtia l  pr od ucts  ob ta in ed  in   these  ind i vid ual  ste ps   le ad  t o  the  ou tpu t  of     the  m ulti pliers   [18] .  It  can   be  ob s er ved  that  t he  UT  Su t ra  s uppo rts  pi pelini ng  an d  this  m et hod  is  f ollow e d  for  the  faster   outp ut  ge ner at io n  of  the  m ulti pliers  [19 – 21] .  T hu s,  outp uts  in  m ulti pliers  em pl oying   t he  UT  Su tra   are  go t  faster t han no n - pip e li ned m ulti pliers  [ 22 ] .      The ge ner al  ste ps   fo ll owe d by the  UT Sutra  for a  2 x 2 - bit P M i s as foll ows   [ 23 ] :   Inp ut 1 = a 2 a 1   ;  Input  2  =  b 2 b 1   Step  1(ver ti cal ): a 1   * b 1   = a 1 b 1     P1 ;     Step  2 (cr os s - wise): a 1  * b 2  +  a 2  * b 1  = a 1 b 2  +  a 2 b 1    P 2;    Step  3(ver ti cal ): a 2   * b 2   = a 2 b 2     P 3    Ou t pu t:  P 3 P2   P1     The ge ner al  ste ps   fo ll owe d  in   this te ch niques  for  a  4 x 4 - bit PM i s as  fo ll ows:   Inp ut 1 = a 4 a 3 a 2 a 1   ; Inp ut 2 =  b 4 b 3 b 2 b 1   Step  1(ver ti cal ): a 1   * b 1   = a 1 b 1     P1 ;     Step  2( c ross - w ise ): a 1  * b 2  + a 2  *  b 1  =  a 1 b 2  + a 2 b 1    P2 ;    Step  3( c ross - w ise ): a 1  * b 3  + a 2  *  b 2  +  a 3  * b 1  = a 1 b 3  + a 2 b 2  +  a 3 b 1    P3 ;    Step  4( c ross - w ise ): a 1  * b 4  + a 2  *  b 3  +  a 3 * b 2 +  a 4  * b 1  = a 1 b 4  +  a 2 b 3  + a 3 b 2 +  a 4 b 1    P4 ;    Step  5( c ross - w ise ): a 2 * b 4  + a 3  * b 3  + a 4  * b 2  =  a 2 b 4  + a 3 b 3  +  a 4 b 2    P5 ;    Step  6( c ross - w ise ):  a 3   *   b 4   +   a 4   *   b 3   =   a 3 b 4   +   a 4 b 3   P6 ;      Step  7(ver ti cal ): a 4  * b 4   = a 4 b 4    P7   Ou t pu t:  P 7 P6   P5   P4 P 3  P 2 P 1     The ge ner al  ste ps   fo ll owe d  in   this te ch niques  for  a  8 x 8 - bit PM i s as  fo ll ows:   Inp ut 1 = a 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1   ; Inpu t  2  =  b 8 b 7 b 6 b 5 b 4 b 3 b 2 b 1   Step  1(ver ti cal ): a 1   * b 1   = a 1 b 1     P1 ;    Step  2( c ross - w ise ): a 1  * b 2  + a 2  *  b 1  =  a 1 b 2  + a 2 b 1    P2 ;    Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Pipel ined  Ve dic mult ipli er wi th  manifold  ad de r com plexi ty  leve ls ( Ansiya Esh ack )   2955   Step  3( c ross - w ise ): a 1  * b 3  + a 2  *  b 2  +  a 3  * b 1  = a 1 b 3  + a 2 b 2  +  a 3 b 1    P3 ;    Step  4( c ross - w ise ): a 1  * b 4  + a 2  *  b 3  +  a 3 * b 2 +  a 4  * b 1  = a 1 b 4  +  a 2 b 3  + a 3 b 2 +  a 4 b 1    P4 ;    Step  5( c ross - w ise ): a 1  * b 5  + a 2  *  b 4  +  a 3  * b 3  + a 4  * b 2  + a 5  *  b 1  = a 1 b 5  + a 2 b 4  + a 3 b 3  + a 4 b 2  +  a 5 b 1    P5 ;   Step  6( c ross - w ise ): a 1  * b 6  + a 2  *  b 5  +  a 3  * b 4  + a 4  * b 3  + a 5  *  b 2  + a 6  * b 1 = a 1 b 6  + a 2 b 5  + a 3 b 4  + a 4 b 3  +     a 5 b 2  + a 6 b 1    P 6;   Step  7( c r os s - w ise ):  a 1  *  b 7    +  a 2  *  b 6  +  a 3  *  b 5  +  a 4  *  b 4  +  a 5  *  b 3  +  a 6  *  b 2  +  a 7  *  b 1 =  a 1 b 7    +  a 2 b 6  +  a 3 b 5  +  a 4 b 4  + a 5 b 3  + a 6 b 2  + a 7 b 1    P 7;   Step  8( c ro ss - w ise ): a 1  *  b 8   + a 2  *  b 7   + a 3  * b 6  + a 4  *  b 5  + a 5  * b 4  + a 6  *  b 3  + a 7  *  b 2  + a 8  * b 1 =  a 1 b 8   + a 2 b 7   + a 3 b 6  + a 4 b 5  +  a 5 b 4  +   a 6 b 3  + a 7 b 2  + a 8 b 1    P 8;   Step 9(cr os s - w ise ): a 2  *  b 8   + a 3  *  b 7   + a 4  *  b 6  + a 5  *  b 5  + a 6  * b 4  + a 7  *  b 3  + a 8  *  b 2  = a 2 b 8   + a 3 b 7  + a 4 b 6  +  a 5 b 5  + a 6 b 4  + a 7 b 3  + a 8 b 2    P 9;   Step  10 (cross - wise):  a 3  *  b 8    +  a 4  *  b 7    +  a 5  *  b 6  +  a 6  *  b 5  +  a 7  *  b 4  +  a 8  *  b 3  =  a 3 b 8    +  a 4 b 7  +  a 5 b 6  +  a 6 b 5  +  a 7 b 4  + a 8 b 3    P 10 ;   Step  11 (cross - wise):  a 4  *  b 8    +  a 5  *  b 7    +  a 6  *  b 6  +  a 7  *  b 5  +  a 8  *  b 4  =  a 4 b 8    +  a 5 b 7  +  a 6 b 6  +  a 7 b 5  +  a 8 b 4    P11;   Step  12(cross - wise): a 5  * b 8   +  a 6  * b 7   + a 7  * b 6  + a 8  * b 5  = a 5 b 8   + a 6 b 7  + a 7 b 6  + a 8 b 5    P 12 ;   Step  13(cross - wise): a 6  * b 8   +  a 7  * b 7   + a 8  * b 6  = a 6 b 8   + a 7 b 7  + a 8 b 6    P 13 ;   Step  14(cross - wise): a 7  * b 8   +  a 8  * b 7  = a 7 b 8   + a 8 b 7    P 14 ;   Step  15( ver ti ca l): a 8  * b 8   = a 8 b 8    P1 5   Ou t pu t:  P 15 P 14 P 13 P 12 P 11 P 10 P 9 P8  P 7  P 6 P5  P 4  P 3 P2 P1     The  sam e   con cept  is  app li ed  to  f or m   16 x16 - bit  an d  32x3 2 - bit  PMs.   It  sh ould  be   no te d  tha t     the  pip el ine d  VMs  are  no t  c r eat ed  from   fo ur  lowe r  order   bi t  m ult ipli ers  as  is  the   case  wi th  a  ge ner al   V M,  i.e.,   an  N x N - bit  pip el ined  VM  ju st  fo ll ows  the  ver ti cal   an d  cr os s - wi se  ste ps  as  li ste d  abov e  and   is  not  buil t  by  four N/ 2 - bit V Ms.       2.3.2 .   M od ifie d V e dic  m ulti pli er   Ther e   are  t wo  ste ps   f ollo we d  in  m ulti plication:  pa rtia l  pro du ct   gen e r at ion   a nd   pa rtia l  pr od uct   accum ulati on   [24,   25] .  T he  changes  in  t he   processin g  m et hod  of  these   two  ste ps   res ult  in  differe nc e  in  thr oughput  of  t he  m ulti plier.  I n  the  desi gn e d  VMs,  t he  m eth od  of  pa rtia l  pro du ct   acc umulat ion   is  e xploit ed,  as  descr i bed   be low,   t o  gai n  f ast er  outp uts.   Con si der   a  4x4 - bit  VM  f or m ed  f ro m   fo ur  2x2 - bit  VMs.  T he  tw o  4 – bit  nu m ber s  wr it te n  as  a 4 a 3 a 2 a 1   and   b 4 b 3 b 2 b 1  ca n  be  pa rtit ion e d  into  f ou r   2 - bit  nu m ber s   a 4 a 3 ,   a 2 a 1 ,  b 4 b 3  an d  b 2 b 1 .  T hese  2 - bit  nu m ber s  se rv e  as  the  in pu ts  to  the  2x2 - bi t  VMs.  The  cr os s - wise  an d  ve rtic al   te chn iq ue  of  UT  S utra  is  use d  to  g ene rate  the  pro duct s  of  these  2x2 - bit  VMs.  T he   pa rt ia l  pr od ucts  (PP)  of  the  4x 4 - bi t  VM   is  as  sh ow n  in  F igure  4.  T hes e  par ti al   pro duct s  wh ic h  a re  f our - bit  wide  ea ch  are  the n  a dded  t og et her   t o  form   the f i nal prod uc t.           Figure  4. Mo dified 4 x 4 - bit  V M wit h  t he gen erated  par ti al   pro duct s and its  accum ulati on       4 x 4   b it  VM   2 x 2   b it  VM   2 x 2   b it  VM   2 x 2   b it  VM   2 x 2   b it  VM   PP4  =  a 4 a 3 *b 4 b 3   PP3  =  a 4 a 3 *b 2 b 1   PP2  =  a 2 a 1 *b 4 b 3   PP1  =  a 2 a 1 *b 2 b 1              P P4 (2:1 )                PP3(4 :3 )                       PP3 (2:1 )                                    PP2 (2:1 )                                  PP1(4 :3 )                                                                               PP2 (4:3 )                 PP4 (4:3 )                    PP1 (2:1 )   Ad d er          P 8 - 7                    P 6 - 5                              P 4 - 3       P 2 - 1     Ad d er   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  3 ,  J une  2020  :   29 51   -   2958   2956   The  m od ifie d  4x 4 - bit  VM   is  thu s   co ns tr uc te d  f ro m   four  2x2 - bit  VMs   by  us i ng  the  pr i nciple  of  pro du c t  accum ulati on   as  gi ve n  belo w.   T he  f our  pa rtia l  pr oducts  PP 1 - PP 4  and   the  fi nal  pro duct   can  be  wr it te n  as foll ows:      PP1      =                                      a 2 a 1  * b 2 b 1    PP2      =                 a 2 a 1  * b 4 b 3   PP3      =                 a 4 a 3  * b 2 b 1   PP4      =              a 4 a 3  *  b 4 b 3   ------ ------ ------ ------ ------ ------ ------ ------ ------ ------ ------ ---       Final p r oduct    =                P 8 - 7      P 6 - 5      P 4 - 3      P 2 - 1   ------ ------ ------ ------ ------ ------ ------ ------ ------ ------ ------ ---     wh e re  P 8 - 7   =   P P4 ( 4: 3) ,   the  fir st  two  bits  of   PP4,  P 6 - 5   =  PP 4(2:1 )  +  PP 3(4 :3)  +  PP 2(4:3 ),  the  s um   of   th e  first   two  bits  of   P P 3  an d  PP2   &  t he  la st  two  bits  of   PP 4,   P 4 - 3   =  PP3 ( 2:1)  +  PP2(2 : 1)   +  PP 1(4:3 ),   the  sum   of   first  two  bits  of  PP 1  an d  la st  tw o  bits  of  PP 3  &  PP2   a nd  P 2 - 1   =  PP1(2 : 1),  the  l ast   two  bits  of   PP1.  T he  car ry  of   P 4 - 3  is  add ed  to  the   su m   of   P 6 - 5   and   that  of   P 6 - 5   is  add e d  to  P 8 - 7 .   Mod ifie d  8 x8 - bit,  16x1 6 - bit  and   32x3 2 - bit  VMs   al l  fo ll ow  the   s a m e  pr inci ple  of   pa rtia l  pro duct   accum ulati on  f or  fin al   pr oduct  gen e rati on.  T his  m od if ic at ion   al lows   for fa st er  gen e rati on  of the  prod ucts  and th us   reduc es the  delay  of  the syst em .       3.   RESU LT S  AND A N ALYSIS   Fiv e  di ff e ren t  arch it ect ures  of  64 x 64 - bit  V Ms,  with  var yi ng   bit  siz es  of   the  pip el in ed  VMs,  hav e   been   desig ne d  and   im ple m ent ed.   T he  desi gns  con sist   of  m od ifie d  VMs  an d  pip el i ned   V Ms  at   diff ere nt  add e r   com plexiti es.  The  bit  siz e  of  the  pi peline d  VMs  ha s  a  dir ect   relat ion   with  the  c om plexity   of   the  a dd e rs  a nd   the  thr ough pu t   of  the  syst em .   It  is  obse rv e d  that  as  m ulti pli er  an d  t he  a dd e r  com plexity   r edu ce s,  the   del ay   for   gen e rati ng  the   product  al so  decr eases .  F igure  5  gi ves   the  delay   fo r  the  five  di ff ere nt  desi gns  of    the 64 x64 – bit  m ul ti plier archi te ct ur es.             Figure  5. Dela y for the  f i ve d iffer e nt arc hite ct ur es  of  64x6 4 - bit VM       The  num ber   of   lo ok - up  ta bles  (L UTs ),   of   the  FP GA,   util iz ed  by  the  five  dif fere n t  pip el ine d  arch it ect ures of 64 x 64 - bit V M are as g i ven in Tab le   1.   It i s see n  that t he  arch it ect ure wi th 32x 32 - bit pi peline d  VM u ti li zes the h igh e st nu m ber  o f  L UTs . The u ti li zat ion  o f LUTs  decr ease s as the  le vel o f  pip el ini ng   re du ce s   and  the  m ultip li er  wit h  2x 2 - bit  pi peline d  VM  ha s  the  l east   nu m ber   of  L UTs.  The   reason  for  i nc reased   thr oughpu t  of  the  arc hitec tur es  with  decr ea se  in  bit  siz e  of  pi pelined   V M  is  du e  t o  th e  fact  that  as  bit  siz e   reduces,  the  c om plexity   of   add e rs  al so   de creases.    The  vo l um e  of   addi ti on s  an d  the   siz e  of   the  add e nds  decr ease s  a nd  this  le ads  t o  de crease  in   the  tim e  to  produc e  the  ou t pu t.   This   is  t he  rea so n  f or  re duct ion  in   the  nu m ber   of  LUTs  us ed  by  the  m ult ipli er  desig ns .  T he  de la y  of   the  des ign e d  m ulti plier   syst e m   e m pl oying  2x 2 - bit  pip el in ed  VM  th us   yi el ds   the   best  re su lt   in  te rm s  of  ha rdwar e   util iz at ion   of  FP G A  a nd  s yst em   sp ee d.     This  arc hitec ture  desig n  is  co m par ed  with  ot her   e xisti ng   64 x 64 - bit  VMs  as  sh ow n  in  Fig ur e  6.   The  desi gn e d  64x 64 - bit  m ult ipli er  syst e m   with  le ast   adder   com plexity ,  i.  e.  e m plo yi ng   the  2x 2 - bit  pip el ine d  VM,   sh ow s   the  le ast   delay   wh e n  c om par ed  w it h  t he  exi sti ng   m ulti plier s.  Fi gure  7  s hows  t he  delay   com par ison   be tween   the con ven ti onal   m ulti pliers an d t he desi gn e d  m ulti plier syst e m .       Table  1.  L UT   util iz at ion  of t he five  dif fer e nt ar c hitec tures  of  64x64 - bit  VM   Ty p es o f  VM   3 2  bit  p ip elin ed  VM   1 6  bit   p ip elin ed  VM   8  bit  p ip elin ed  VM   4  bit  p ip elin ed  VM   2  bit    p ip elin ed  VM   No .  o f  L o o k - u p  tables   1 3 1 5 1   1 2 8 0 5   1 2 2 5 5   1 1 9 0 5   1 1 3 7 8         1 5 1 . 7 2   ns 7 4 . 3 4   ns 4 2 . 9 4   ns 3 3 . 7 7   ns 3 2 . 0 8   ns 20 40 60 80 1 0 0 1 2 0 1 4 0 1 6 0 3 2  bi t  pi peline d VM 1 6  bi t  pi peline d VM 8  bi t  pi peli ned VM 4  bi t  pi peli ned VM 2  bi t  pi peli ned VM Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Pipel ined  Ve dic mult ipli er wi th  manifold  ad de r com plexi ty  leve ls ( Ansiya Esh ack )   2957           Figure  6. Dela y com par ison  of d es i gn e d sy stem  w it h  existi ng 64 x 64 - bit  VMs   Figure  7. Dela y com par ison  of d esi gn e d sy stem   with  conve ntion al  64 x 64 - bit m ultip li ers       4.   CONCL US I O N   The  pa pe r  pro po s es  the  desi gn   of   five   syst e m   arch it ect ures  of   the  64x 64 - bit  VM.  The   desig ns   sho w   that  the  syst e m   design ed  usi ng   t he  2x 2 - bit  pip el ine d  m od ifie d  VM  give s  the  highest  thr oughput.  Also   thi s   2 x2 - bit  pip el in ed  m od ifie d  V M  desig n  util iz es  le ast   am ou nt  of  FP GA  ha rdwar e   out  of  al l  the  fi ve  de signs .   This p r oves  th at   as  the b it   siz e  of  the   pi pelin ed  VM  re duces ,  the  c om plexity   of  the  syst em   re du ces ,  a nd  t his  in   tur n  increa ses   it s  co m pu ta ti on   s pee d  a nd  decr ease s  it s  powe r  co nsum ption.  Th e  bes t  arch it ect ur e  a m on g    the  fi ve  desig ns   of  the  64x 64 - bit  VM  ha s  bee n  c om pared  with  oth e r  existi ng  sim i lar   bit - siz ed  V Ms  an d  sta nd a rd m ultip li ers  a nd   is  observ e d  t o hav e   the lea st delay .       REFERE NCE S   [1]   M.  Jham b,   Gari m a,   and  H.  Lohani,   “ Design,   imp le m ent a ti on  and  per form anc e  co m par ison  of  m ult ipl i er  topo logi e s   in  power - de lay   spac e,”  In te rnati onal  Journal   En gin ee ring   Scienc e  and  Te chnol o gy,   v o l.  19,   no.   1,   pp.   355 – 363 ,   Mar   2016.   [2]   C.   Chaitan y a ,   C .   Sundare san ,   P.   V enka t eswara n,   and  K.  Prasad ,   “ As ic   design  of  low  power - dela y   produ ct   car r y   pre - computation   base d  m ult ip lie r, ”  Indon esian  J ournal  of  E lectr ic al  Engi n ee ring   and  Computer  Sci en ce ,   vol .   13,   no.   2 ,   pp .   845 – 8 52,   2019 .   [3]   T.   Gupt a  and  J.   B.   Sharm a,  “ Han – Carl son  add er   base d  h igh - spe ed  Vedi c  m ultip li er   for  complex   m ult ipl i cation,”  Mic ros yste m Technologie s ,   vol .   2 4,   no .   9 ,   pp .   390 1 – 3906,   Sep   201 8.   [4]   V.  K.  Rao  and  K.  La van y a ,   “ An  are a  eff i ci en t  Q - form at   m ult ipl ie r  with  h igh  p erf orm anc e  for  digi tal  proc essing   appl i c ations,”  in   IEEE  Asia  Pa c if ic  Conf ere nc e  on  Postgraduate   Re search  in  Mic roel ec troni cs  and  El ec troni cs  ( PrimeA sia) ,   pp.   137 – 141,   2015.   [5]   M.  Bara kat,  W .   Saad,   and  M.  Shokair,   “ Im ple m ent a ti on  of  eff i c ie nt  m ult iplier  f or  high  spee d  appl icati ons  usin g  FP GA , ”  in   13th   Inte rnational   Co nfe renc e  on   Co mputer  Engi n ee r ing  and  S yste ms   ( ICCES ) ,   pp.   21 1 – 214,   2018 .   [6]   K.  D.  Rao ,   C .   G anga dhar ,   and  P.  K.  Korra i,  “ FPGA  implementa t ion  of  compl ex  m ult ipl ie r   using  m ini m um   del a y   Vedic   real  m ult ipl i er  arc h it e cture, ”  in   IE EE   Utta r  Pradesh  Sec t ion  Inte rnat ional   Confe renc e  on  El ectric al ,   Computer  and  E le c tronic s E ng in ee ring ( UPCON) ,   pp.   580 – 584 ,   2016.   [7]   E.   Prabhu ,   H.  Manga la m ,   and   P.  R.   Gokul ,   “ A  del a y   eff icien t  Vedic  m ult ipli er, ”   Proceedi ng s  of  the   Na ti on al  Ac ademy   of   Scie nce s,  India  S ecti on  A: Phy si cal   S ci en ce s ,   vol. 89 ,   no .   2 ,   pp .   257 – 2 68,   Jun   2019 .   [8]   Y.  S.  Rao,   M.  Kam ara ju,   and  D.  V.  S.  Ramanja n e y u lu,   “ An  FP G A  implementa ti o n  of  high  spee d  and  area  eff i ci en t  double - pre ci sion   floa ti ng  poin t   m ult ipl ie r  usin g  Urdhva  Ti r y a gbh y am  techniq ue, ”  in  Con fe re nce   on  Powe r,   Control,   Comm u nic ati on   and   Co mputati onal   Tec hnologi es   for   Su stainabl e   Gr owth   ( PCCCTSG ) ,   pp.   2 7 1 - 2 7 6 ,   2 0 1 5 .   [9]   A.  Sai  Ram y a ,   B.   S.  S.  V .   Ram esh  Babu,   E.  Sri kal a ,   M.  Pav an,  P.  Unita,  and   A.   V.  S.  Sw at hi ,   “ Perform anc e  o f  o pti m iz ed   rev ersibl e   Vedic  m ult i pli ers,”  in  Comp .   Comm . ,   Ne tw .   and  Int .   Se c . ,   pp .   587 – 593,   2017.   [10]   S.  G.  M.  E.  At re  and  M.  A.  M.  Alshewim y ,   “ Design  and  implementa ti on  of  new  del a y - ef fic i ent / conf igur a ble  m ult ipl ie r   using  FP GA , ”  in   12th   Int .   Con fe ren ce  on  Computer  En gine ering   and  S y stems ( ICCES) ,   pp.   8 – 13 ,   2017 .   [11]   C.   Chai t an y a ,   C.   Sundare san,   P.  Venka te sw ara n ,   and  K.  Prasad,   “ Design  of  m odifi ed  booth  base d  m ult ipl ie r  wi th  ca rr y   p re - compu ta ti on , ”   Ind .   Jou r .   of El ec . l Eng .   and  Comp .   S ci . ,   vo l.   13 ,   no .   3 ,   pp .   1048 – 1055 ,   20 19.   [12]   S.  L.   G.  Mos es  and  M.  Thi la g ar,   “ VHDL   implem ent a ti on  of  high  per form anc e  RC 6  al gorit hm   using  anc ie n t  Indian   V edi c  m at h emat ic s,”   in   3rd Int ernati onal  Con fe re nce   on   E le c troni cs  Computer  Te c hnology ,   vo l .   4 ,   p p .   1 4 0 – 143,   2 0 1 1 .   [13]   P.  Tuwa nuti  a nd  N.  Thongb ai ,   “ Im ple m ent at ion  of   V edic   m ult ipl i er  t echnique   on  m ul ti cor e  proc essor,”    in  TENCON   201 4  -   2014   IEEE R egi on  10   Confe r enc e ,   pp .   1 – 6 ,   2 014.   [14]   K.  Pichhode,  M.  D.  Pat il ,   D .   Shah,   and   B.   C .   Rohit ,   “ FP GA  implementa t ion   of  eff i ci en t  V e dic   m ult iplier , ”     in  Int ernati onal   Confe renc e  on   I nformation  Proc essing  ( ICIP) ,   pp.   565 – 570 ,   201 5.   [15]   T.   Gupta  and  J.  B.   Sharm a,   “ A  C SA - base d  arc hitect u re  of   Vedic   m ult ipl i er  for  complex   m ul ti pli c at ion , ”     in  Ambi ent   Com municat ions a nd   Computer  Syst e ms ,   pp.   41 – 52 ,   2 018.   [16]   Jinesh  S,  Rames h  P,  and  J.  Thomas,  “ I m ple m ent at ion  o f  64Bit   h igh  spee d  m ult ipl ie r  for  DS P  app li c at ion -   base d  o n  V edi c  m at h emat ic s,”   in   TENCON   2015  -   2015  I EE E   Re g ion  10   Confe renc e ,   pp.   1 – 5,   2015 .   44 . 87   n s 40 . 33   n s 36 . 68   n s 32 . 08   n s 30 36 42 48 M. Ram alat ha [1 7 ] V .   K.   Rao [4 ] M.  Yuva r a j [2 4 ] Des i gn ed  V M wit h 2x2  bi t 46 . 11   n s 36 . 55   n s 32 . 08   n s 30 36 42 48 Modi f i e d Bo oth Al gorit hm [1 0 ] Ar r ay  Mu l t i p l i er [1 5 ] Des i gn ed  V M w i t h 2 x 2  bi t Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  3 ,  J une  2020  :   29 51   -   2958   2958   [ 17]   M.  Ramala th a,   K.  D.  Da y al an ,   P.  Dhara ni,   and  S.  D.  Pri y a ,   “ High  spee d  ene rg y  eff ic i ent   ALU  d esign  using  Vedi c   m ult ipl icati on   technique s, ”  in  20 09  Inte rnationa l  Confe renc e  on  A dvanc es  in  Com putat ional   Tools   for  Engi ne ering   Appl ic a ti ons ,   pp.   600 – 603,   200 9.   [18]   R.   K.  Bari k,   M.  Pradha n,   an d  R.   Panda,   “ Ti m e  eff icien t  signed  Vedic   m ult ipl ie r  using   red undant   bin ar y   rep rese nt at ion , ”   The  Journal  o f E ngine ering ,   vol .   2017,   no .   3 ,   pp .   60 – 68,   2017 .   [19]   V.  Ja y apr ak asa n ,   S.  Vi jay akuma r,   and   V.  S.   Ka ncha na   Bhaa ska ra n,   “ Ev al ua ti on   of  the  conv ent i onal   vs.   ancie n t   computat ion  m e thodol og y   for  e ner g y   eff ic i ent   ari thmet ic   arc h itect ur e , ”  in   Inte r nati onal  Con fe r enc e   on  Proc ess  Aut omation ,   Co ntrol  and  Comp uti ng ,   pp.   1 – 4,   2 011.   [20]   K.  Morghade   an d  P.  Dakhole,  “ Design  of  fast  V edi c  m ultipli er  with  fau l t  di agn ostic   c apa bi li t ie s , ”  in   Inte rnat ion al  Confe renc e  on   C omm unic ati on  a nd  Signal P roc e ss ing ,   pp.   0416 – 0419,   2016 .   [21]   A.  Eshac k  and  S .   Krishnakum ar,  “ Low  p ower  32  x  32  –   bi t  r ev er sible   Vedi c  m ultipli er , ”   Inte rnat i onal  Journal  o f  Innov ative  Te ch nology   and   E xplor ing  Engi n ee ri ng  ( IJI TEE) ,   vol .   8 ,   no .   10 ,   Aug   2019.   [22]   V.  Gow ree sriniva s  and  P.  Sam undiswary ,   “ Resourc e  eff ic i en t  single   pre c isio n  floa ti ng  poin t   m ult ipl ie r  usin g   Kara tsuba al gor i th m , ”  Ind .   Jour .   of  E le c .   Eng .   an d  Inf .   ( IJE EI) ,   v ol.   6 ,   no .   3 ,   pp .   3 33 – 342,   2018 .   [23]   A.  Jais  and  P.  P al sodkar,   “ Design  and  implementa ti on  of  64  bit   m ult iplier  using  V edi c  a lgori thm,”   in  Inte rnational   Confe renc e  on   C omm unic ati on  a nd  Signal P roc e ss ing  ( ICCSP) ,   pp.   0775 – 0779 ,   2 016.   [24]   M.  Yuva raj,  B.   J.  Kailath,  and  N.  Bhaskhar ,   “ Design  of  opti m iz ed  MA C  uni t  using  int egr at ed   V edi c  m ultipli e r, ”    in  Int ernati onal   conf ere n ce on  M ic roel ec troni c  D ev i ce s,   Circuits  and  Syste ms   ( ICMDCS) ,   pp.   1 – 6,   2017.   [25]   A.  Eshac k  and  S .   Krishnakum ar,   “ Reve rsible   lo g i c  in  pipelined l o w power  Vedic   m ult ipl ie r ,”  Indo nesian  Journal  o f   El e ct rica l  Eng in ee ring a nd   Computer  Sc ie nc e ,   v ol .   16 ,   no .   3 ,   pp .   1265 – 1272,   De c   2019.       BIOGR AP H I ES   OF  A UTH ORS       An siy a  Esh ack  rec e ive d  her   B . Te ch  from   MES  Coll ege   of  Enginee ring ,   Kutti pu ram  and  M.T ech   from   Model  Engi nee r ing  Coll e ge,   Kochi .   She   is  pre sently   an   As socia te   Prof essor  at   KM EA  Engi ne eri ng  Col le ge ,   Erna ku la m .   She  is  working  on  her   PhD   in  El e ct roni cs  at   M aha tma  Gandhi   Univer sit y ,   Kot tay am.  Her  res ea rch   in te r ests  inc lud e  Low   Pow er  VLSI  De sign,  Embedde d   S y stems ,   Com m unic a ti on  S y ste m s a nd  DS P Ap pli c at ions.         S.  Kr ish nak um ar   complet ed  hi s  M.Sc.   in  Phy s ic s  with  El e ct ro nic s  spec ialization  in  1987  fro m   Maha tma  Gand hi  Univer sit y ,   K ott a y am.   He  wa s  awa rde d  Ph.D .   in   Thi n   Film   Devic es  in  199 5  from   Maha tma  Gandhi  Univer si t y ,   Kot tay am.   He  re ce iv ed  h is  M.T e ch.  in  Com pu te r  Sc ie nc e  from   Alla hab ad  Agric ult ura l  Inst it ut e  (Dee m ed  Univer sit y )  in  2006  and  his  MCA   fro m   I GN OU  in  2010.   He  serve d  as  th e  Regi on al   Dir e ct or  a t  the  Scho ol  of  Technol og y   a nd  Applie d  S ci en ce s  (STAS ),   during  the   p eri o d  2014 - 17.   Curr ent l y   h e  is  working  in  the   ST AS ,   Maha tma  Gandhi  Univer s i t y   Resea rch   Cen tre,  Eda pa lly .   His  r ese arc h  in te r est  fie lds  include  AN N,  VLSI,  Analog  ci rcu i t  design   and  Im age   proc essing.   Dr.  S.  Krishnakum ar  is  an  As socia te   m ember  of  Insti tut e  of  Engi n ee r s,  India .   He  was  a   m ember  of  Boar d  of  studie s  of   Univer sit y   of  C a li cut  and  a  m ember  of  Ac ade m ic   counc i l  of   Maha tma  Gandhi   Uni ver sit y ,   Kott a y a m .     Evaluation Warning : The document was created with Spire.PDF for Python.