Int ern at i onal  Journ al of Ele ctrical  an d  Co mput er  En gin eeri ng   (IJ E C E)   Vo l.   10 ,  No.   4 ,  A ugus t   2020 ,   pp.  4043 ~ 40 52   IS S N: 20 88 - 8708 ,  DOI: 10 .11 591/ ijece . v10 i 4 . pp 4043 - 40 52          4043       Journ al h om e page :  http: // ij ece.i aesc or e.c om/i nd ex .ph p/IJ ECE   DC perform ance  analysis  of a 20n m gate le ngth n - t ype Silic on  GAA ju nctionle s s (Si JL - GAA) t ransist or       Faiz a  Mer ad 1 ,  Ah l am Guen - Boua z z a 2   Un it   of Rese ar ch  Ma te rial s a nd Rene wa ble  Energies,  D e pa rtm ent o f  Ele ct ronics,  Fac ulty  of Tec hnology ,  Un i ver sit y  A bou - Ba kr - Be l ka id,  Alge ria       Art ic le  In f o     ABSTR A CT   Art ic le  history:   Re cei ved   Dec   1 9 , 201 9   Re vised  Feb   2 5 ,   2020   Accepte d  Ma r   3 , 2 020       W it h  int egr ated   ci rcu it   sc al es  in  the   22 - nm   reg ime,   conve nt i onal   pl ana r   MO S FETs  hav e  appr o ac h ed  t he  l imit  of   th ei r  po te nt ia l   p erf orm anc e .   To  over come  s hort  cha nn el   eff ec ts  ' SC Es'   that   appe ars  for  d e eply   sca le d  MO S FETs  be y o nd  10nm   te chnol og y   node  m an y  new  devi ce   str uct ure s  and   cha nne l  m at eria ls  have   bee n  proposed.   Am o ng  the se  devi c es  such  as    Gate - a ll - a round   FET.  Recent ely ,   jun ct ion le ss   GA A  MOSF ET s  JL - GAA   MO S FETs  have  at tr ac t ed  m uch  a tt ention  sin ce   th e  jun ct ion le ss   MO SF ET   has  bee n  pre sent ed.   In  thi s  p ape r,   DC  cha rac te r isti cs  of  an  n - t y pe  JL - GAA  MO S FET  are   p rese nte d  usin g  a  3 - D  quant um   tra nsport  m odel .   Thi s  new   gene ra ti o n  dev i ce   is  con ce iv ed   with  the   sam e   doping  concen tra ti on  le v el     in  it s  ch annel  source /drain  all owing  to  red uc e  fab ricat io n  c om ple xity .   The   per fo rm ance  of  our  3D  JL - GA A  struct ure   with  a  20nm   gate  le ng th  and   a  recta ngul ar  cro ss   sec ti on  have   bee n  obt ai ned  us ing  SILVA CO  T CAD   tool s  al lowing  al so  to   stud y   short   ch a nnel   ef fects.  Ou r  devi c e  r eveal s  a  fav or abl e   on/off  cur r ent   r a ti o  and  b et t er  S CE  cha r acte rist i cs  compare d  to   an  inve rsion - m ode  GA A  tra nsistor.  Our  devi ce   r eve a ls   a  t hre shold  volt ag e  of  0. 55  V ,   a  sub - thre shold  slope  of  63m V  /  decade   wh ic h  appr oac h es  the   i dea l  v al u e ,   an  Ion/ Ioff  r at i o  of  10e  +   10  val ue  and  a   dra in  induced  bar r i er   lowring   (DIBL)  val u e  of   98m V/ V.   Ke yw or d s :   Gate - al l - ar ound   Ju nc ti on le ss   MOSFET s   SCEs   SI L VA C O   Copyright   ©   202 0   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   Faiz a Me rad , Gue n A hlam ,   Un it   of Rese ar ch  Ma te rial s a nd Rene wa ble  Energies ,   Dep a rtm ent o f El ect ro nics ,   Fa culty  o f  Tec hnology ,   Un i ver sit y A bou - Ba kr - Be l ka id,   Tlem cen,  Al ge ria BP3 30 Tle m cen .   Em a il :  m erad f ai za13@gm ai l. com ,  gu e nah la m @yaho o. f r       1.   INTROD U CTION   To day,  a  la rg e   pa rt  of  t he  w orl d  ec onom y  is  owne d  by  t he   el ect ronics  in du st ry.   In  19 58,  i nteg rated   ci rcu it   co ncep t   was  intr oduce d  by  J .   Kilby.  A  fe w  ye ars  la te r,   in  1965  [1]   Go r don  M O ORE  en unci at ed  hi s   la w  ex plaini ng  that  the  num ber  of  tra ns ist or s   on  a   ch i p  will   double   e ver y  18  m on ths.   With   MO SFETs   m iniat ur iz at ion  the  inte gr at io n  den s it y  inc r eased  al lo wing  to  re du ce   s ign ific a ntely   m anu fact ur i ng  costs.   Hen ce ,  red uction  of  c onve ntion al   M OS F ET s  dim ension s  ha s  reac hed  it s  lim i ts  becau se   of   t he  a ppeara nce  of   unpleasa nt  ef fe ct s  cal le d  "s hort - cha nnel   ef fe ct "   [2 - 8]   t hat  be ca m e  ver y  prono un ce d.   I n  orde r  to   re duce  these   issues  a  new  MOSFET   arc hi te ct ur es  ha ve   bee n  de velo pe d.   T hese  ne w   m ult iple  gate  de vices  al so   cal le d  MUGFET   ha ve   bee n  e xtensi vely   stu died.  T his  m ulti ple  ga te   de vices  that  rep la ce  t he  c onve ntio nal  MO SFET   are  :  Dou ble - gate ,  Tri ple - ga t e ,  Pi - gate ,  Om ega - gate ,  Su r r oundin g  ga te   ( square  a nd  cy li ndrical   gate - al l - arou nd ),   a nd  finall y  j unct io nl ess  FET   [9 - 11]  al so   re ferre d  to  as   ju nctionl ess  gated   resi stor  t hat  ha s  si m pler   and less  nu m ber   of   fa br ic at io n  ste ps  tha n  t he  conv e ntio nal  MOSFET s .   Ju nc ti on le ss  tr ansisto rs  are  var ia ble  resist or s  that  are  c on t ro ll ed  by  the  de vice  gate  el ect ro de .     The  sil ic on   c ha nn el   is  a  hea vi ly   do pe d  na no wire  that  can  be   fu ll y  dep le te d  to  tu rn   t he  de vice  off.   T he  dev ic e   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4043   -   4052   4044   el ect rical   char act erist ic s  are  t he  sam e  to  nor m al   M OS FETs  on es ,  but  the  ph ysi cs  is  dissi m il ar.  The  very   first   Ju nc ti on le ss  t r ansisto r  has   be en  propose d  by  Lil ie nf el d  in  1925,   but  was  rem ai ned  as  an  i dea  a nd   was   regrett ably   ne ver   fabrica te d.  In   2010,  the  first  JLT  was   eff ect ive ly   fa br ic at ed  by  J. P.  Coli nge.   In  2011 ,   Cho i  et   al .  ha ve  co nceiv ed  a  50   nm   gate  le ng th  gate  G AA   J LT  arc hi te ct ur e  fa br ic a te d  on  sil ic on.   Lat er,   an  N - cha nnel   JLT  G AA   with  hea vily   dope d  poly - sil ic on   nano wire  cha nnel   has  bee n  r eported  by  Su  et   al .   Zha o  et   al   stu died  i n  20 11  a   P - ty pe  J LT  de vice  on  Ger m anium - on - ins ul at or .  D r.   A  Kranti ,  J  P  C olin ge  a nd   their r e searc h gro up h a ve det ai le d  the  desig n gu i delines  of su c h  a  str ucture , s ee  Fig ur e  1   [12] .   The  jun ct io nle ss   tra ns ist or  is   a  ve ry  prom i sing  Me ta l - O xi de - sem ic on du ct or   fiel d  e ff e ct   transisto r  arch it ect ure  ba sed  on  a  sing l e  ty pe  (N +N+ N+  or   P+P+ P +)  doping  of  so urce,  dr ai n  and   c hannel  [ 13 - 15 ] .  Ju nc ti on le ss  F ET  represe nts  an  inno vative  cl ass  of   fiel d  e ff ect s  de vices  h avi ng   no   a brup t  do ping  ju nc ti on s.   As  ci te d  befo r e,  the  basic  str uctu re  of  a  junc ti on le ss  tra ns i stor  c onsist s  of   a  unif or m ly   hig hly  do ped   c ha nn el   that  is  con t ro l le d  by  the  de vice  gate  el ec tro de.   T his  no - ju nction  de vice  is  basical ly   a  resist or  in  wh ic h    the  m ob il e  carrier   de ns it y  can  be  m odulate d  by   the  dev ic e   gate.   U nlike   it s  co nv e ntio nal  M OS FE T   counter par t,  th e  JLT  of fe rs  div e rses  ad va ntages  s uch   a s  :  a  s i m pler  m anu factu rin g  process ,  a  red uce d  pro pag at io n  de la y,  a  low  el ect ric  fiel d  at   ON   sta te   [16] ,  volum e  con duct ion   (i n  bulk ),   im pr ov e d  m ob il it y  and   insensiti ve  t o  gate  /  cha nn el   interface  e ff e ct s  [15] ,  dy na m ic   po we r  dis sipati on,  an d  f ast er  switc hi ng.  It  has   been   s how n  t hat  the  ideal   MOSFET s  thr esh old   slo pe  ob ta ine d  is  eq ual  to  60  m V  /  decad e  act ually ;  m anu fact ur e d  dev ic es  ca n  not  achieve  this  va lue  due  f or   ex e m pleto  the  inf luence  of   i nterfac e  traps.   H oweve r ,   the  cond uctio n  m echan ism   in  the  j unct io nless  transisto r  is  base d  on  volu m e  con duct io n  le ading   it s  thr esh old   slop e  to  a ppr oa ch  the  ideal t hresh old  sl op e  val ue  [ 9] .    Diff e re nt  works  hav e  bee n  pr esented  stu dying   JLT  dev ic e s  su ch  as  bulk  plana r  JLTFE T  [16] ,  sing le   gate  sil ic on - on - ins ulator   ( SOI )  JL FET  [ 15 ] ,   m ul ti - gate  na nowi re  j unct io nl ess  tra ns ist ors [ 17 ] ,   gate - al l - ar ound  nano wire  ju nctionless  tra ns ist or s  [18] ,  as  we ll   as  j un ct io nless  tunnel  FET  [19] .  O ur   stu dy   al lows   us   to  des i gn   a  3D   GAA  ju nctionless  tra nsi stor  with  rec ta ngular  c r os s   sect ion   us i ng  ATLAS  SIL VA C O  softwa re.  3 - D  bohm   qu ant um  po te ntial   (BQ P)   tra nsport  de vice  sim ulatio n  ha s  bee n  us e d  to  e valuate  t he  co ncei ved   dev ic e   perform ance  al lowing  c onsid erin g  qua ntu m   eff et s.  I n  this  work,  SCEs   of   our  c oncei ve d  JLT  G A A  are   al so  inv et igate d.           Figure  1. TEM  cr os s secti on  of a J LT  nano wire tra ns ist or  [ 12]       2.   DEVICE  DES CR I PTIO N   MUGFET   tra ns ist ors  are  f urt her   c ha racter iz ed  base d  on  the  do ping  of  their  s ource ,   dr ai n  an d  channel  re gi ons.  T he  pe rfo r m ance  var ia ti ons  of   J L - GAA   FETs   st ron gly  dep e nds  on   doping  c oncen trat io n  wh e re  the   ultr at hin   act ive  sil ic on   film   do pi ng   m us t  be  as  m uch   as  necessary  high  in  order   to  ac hieve  an   appr opriat e  source/ dr ai n  se ries  resist ance   a s  reali zi ng  ef fi ci ent  volum e  dep le ti on.   Us ua ll y,  there  a re   three   m ai n  condu ct i on   m echan is m s   in  m ulti g at e  FETs  fro m   the  do pi ng  prospect ive.   That  are  in ver si on,   accum ulati on   and   pa rtia l  dep l et ion   m od e,  w her e  t he  s ource ,  drai n  a nd   c ha nn el   reg i ons  ar e  dope d  as  N+ P  N+,   N+N   N+  an d  N+N + N+  res pe ct ively .  The  inv e rsion  a nd   a ccum ul at ion   m od e  tra ns ist ors   [14],  [20] – [22]   are   the  sta ndar d  MOSFET s  bas ed  on   t he  for m at ion   of  P N   or  Sc ho tt ky  jun ct io ns   w here  the  dr ai n  is  init ia lly   rev e rse  biase d  to  restrict   an y  cur re nt  flo w   in  the  cha nn e l  reg io n  unle s s  a  su f fici ent  gate  volt age  is  bein g  app li ed   to   crea te   an  i nv e rsion   la ye r  to  pro vi de  a  way  for  t he  ca rr ie r s  to   f low  betwee n  the  s ource   an d  dr ai n  reg i on s .  He nce   these   tran sist ors  a re  norm al l y  off   an d  a fter   the  i nv e rsion  la ye r  bei ng  creat ed,  the  c urre nt  flo ws   and the t ran sist or turne d on.    Figure  2  s how s  the  e nergy  ba nd  dia gr am   fo r  a n  n - cha nn el   j unct io nles s   transist or ,   he r e  we  as su m e   a  P+  po ly sil ic on   gate  el ect r od e .  Flat - ba nd   conditi on   is  achieve d  w hile  a  po sit ive  gate  bias  eq ua l  to    Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       DC perf orma nc e ana ly sis  of  a 20n m ga te  le ng t h n - ty pe Sil ic on GAA j unct ion le ss  …   ( Fai za  Mer ad )   4045   the  w ork functi on  dif fer e nce bet ween   t he  nanow i re  an d  t he  gate  m at erial   is   ap p li ed  to   t he  gate  of  the   de vi ce  as  sh ow n  in  Fig ure  2  (a ) .  Wh e n  a  zero   gate  bias  is  app li ed,   t he  cha nnel   regi on   is  f ully   dep le te d  as  sho w n  i n  Figure  2   (b).   The  JL - G AA   dev ic e  is  stu died  us i ng   3 - D  Sil vaco   TC AD  si m ulati on .SILVA C O  can  a naly ze  an d  pr e dict  the  be hav i or   o f  ne w  de vices,   without  the  e le vated  c os t  require d  to  m anu fact ur e  t he  real   com po ne nts  [ 23] .  I n  orde r  t o  highli gh t  t he   am e li or at ions  in  perform a nce  m ade  by  the  JL  G AA  dev ic es   com par ed  to  GAA  ones ,  th ese  two   str uct ur es  a re  stu die d.   Fi gure  3  s hows  t he  3 - D  n - cha nnel   Junct ion le ss   Gate - All - A rou nd   str uctu re  w it h  a  rectangul ar  cross - sect i on  co nceive d  a nd   st ud ie d  in  this  work.  Th e  gate  le ng th  L g,   is  f ixed  at   20  nm  accor ding  to  ITRS  sp eci ficat ion s  f or   the  t echnolo gy  no de   us ed .  As  s hown   i n  Figure  3  ( b)   a  ref ine d  m eshing   has  bee n  us e d  in  our  de vice   channel  reg io n  an d  a  le ss  ref ined  m eshing   is  use d  in  the  oth e r  re gions,  to  op ti m iz e  the  tim e   of   dev ic e  cha r act erist ic s  si m ulati on   T he  stud ie d  JLT  G A A  an d  GAA  cr os s - sec ti on s  a re  s how n  in  Fig ure  4.   Figure  4,  al lows  to  spotl igh t  the  dif fer e nce  be tween  the  GAA  a nd   GAA  JLT  w her e  for  ju nct ion le ss  tra ns is tor  c hannel,  s ource  a nd   drai n  are  un if or m ly   hig hly  do pe d.   All pa ram et ers  d et ai ls f or our  si m ulate d  JLT  GAA  a re  giv e n i n  Ta ble  1.           (a)                                                       ( b)     Figure  2. Ene r gy - band diaga m  f or  an n - c ha nn el   Junct io nless tra ns ist or in  (a)   flat - ba nd c onditi on ( t he d evice  is t urned o n) , ( b) in  off  sta te   ( the ch a nnel  r e gi on  is  full y depl et ed)           (a)   (b)     Figure  3. (a )  D evice st r uctu re  of n - ty pe GA A  and  GAA - JLT , (b) m eshing  s tructu re  of n - ty pe    GAA  a nd  GAA - JL T           (a)   (b)     Figure  4. C ro s s - sect ion o f G A A  MO SFET  wi th dop i ng con centrati on  (a)   J L GAA , (b ) G AA   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4043   -   4052   4046   Table   1 . De vice Param et ers  of JL  GAA   Dev ice  Pa ra m e ters   JL GA A ( N+N+N +)   Gate leng th   2 0 n m   Ch an n el width   1 0  n m   Ch an n el heig h t   1 0  n m   Gate  o x id e thick n ess   1  n m   N - Ch an n elco n cent ration  level   1 .5e+1 9     Bu ried o x id e lay er  thick n ess   2 0  n m       3.   RESU LT S  AND DI SCUS S ION   In   t his  sect ion, DC  pe rfor m ance  par am et ers  of   t he  stu died  J un ct io nless GAA   a re p rese nt ed,   al lo wing   to  en um erate  our  de vice  c ha racteri sti cs   su ch  a s  it s  on - sta te   current,   it s  threshold   vo lt age ,  the  DI B L ,     Sub - t hr es hold  slop e  (SS)  a nd   I on /I off   rati o.  O ur   res ults  ha ve   bee n  ob ta ine d  us in d  ATL AS  SI L V ACO  s of tware   wh e re  qua ntum   eff ect s  hav e   been   c onsider ed   to  de scrib e  accuratel y  the  el ect rical   beh a viours  of   al l  na no s cal e   dev ic es  and t o assess t hei r per form ance lim i t s.   The o n - sta te  c urren t  dri ve of   the ju nctio nless   tran sist or is gi ven   by  [14]   :      ≈  ℎ ℎ   (1)      = −  − ( ℎ 2 ℎ + ℎ  )   (2)       is  the  dopi ng   densi ty ,  h   and   h   a r e  the  cha nnel   thickne ss  an d  width   res pecti vely ,    is    the  dr ai n  volt age,    is  the  ga te   le ng th,  h   is  the  relat ive  per m it t ivit y  of   the  c ha nn el   m at erial   and     is   the  gate  oxide  capaci ta nce.  I DS - V DS   cha racteri sti cs  of   the  st ud ie d  n - ch an ne l  JL - G AA   un der   diff e re nt  su pply   vo lt age  V GS   le vels are  r e po rt ed  in  Fig ure  5.   I DS - V GS   c har ac te risti c is report ed  in  Fig ur e  6.   The  j unct io nless   gate  al l  around  tra ns ist ors   are  pract ic al ly   fu ll y  dep le te d  by  re gula ti ng  the  work  functi on  of  gat e  m at erial   at   O FF - sta te .  T his  dev ic e  needs  r easo nab ly   hi gh  doping  f or  rel at ively   a  hig h  dr i ve   current   at   O N - sta te .  W e  c an   see  that  our  de vice  s how  a n  excell ent  el ct r os ta ti c  co ntr ol  with   relat ivel y  high   ON - sta te  curre nt and l ow OF F - sta te  one lea ding to  a  high  I ON / I OFF   rati o.           Figure  5. O utput cha racteri sti cs   of  GAA  J un ct ion le ss tra ns i stor   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       DC perf orma nc e ana ly sis  of  a 20n m ga te  le ng t h n - ty pe Sil ic on GAA j unct ion le ss  …   ( Fai za  Mer ad )   4047       Figure  6.   Tra nsfer c ha racteri sti cs o f  GA A  J unct ion le ss  tra nsi stor       3.1 . Th resh old   volt ag e  (V th )   The  th res ho l d  vo lt age  is  t he  gate  volt age  at   wh ic h  the  m agn it ude  of   dif f us io n  c urren t  e qu al s  dr i fts   current a nd tra ns ist or tu rns  on. T he  expre ssion o f V th   is  give n by  [ 24] :     ℎ = ∅  − [   + 1 ℎ (  2 + ) 2 ] + 2 ℏ 2 2  ∗ [ 1 2 + 1 2 ]   (3)     w he re    is   the  m et al - se m i cond ucto r  wor k  functi on,  D  is  the  ca rr ie r   doping  co nce nt rati on ,     a nd     are   the  cha nnel   w idth  a nd   hei ght  resp ect ively ,   h  is  the  rel at ive  per m it ti v it y  of   the  c ha nn el   m at erial ,    is   the  gate  ox i de  capaci ta nce,  ∗  is  the  eff ect iv e  m ass  and   h  is  the  Planck ’s  con sta nt.  The  G AA   JL  tra ns ist or   f or  our  sim ulati on   turn e d  on   at   V th =0.5 5  V  as   sh ow n  in  F ig ur e  5.   O ur  res ults  al low  to  obser ve  that  we   have   ob ta in  an ap pr opriat e V th   due  to  the  P++  do ping  po ly sil ic on  gate use d.     3. 2 . Dr ain - in d uced - b arrier - l oweri ng   ( DIB L)   The  DI BL  is  on e  of  m any  s hort  cha nnel s  eff ect s.  It   is  at tribu te d  to  the   el ect ro sta ti c  infl uen ce  of     the  drai n  on   t he   barrier  heig ht   of   in j ect io n  ba rr ie r .  By   incr easi ng   t he  drai n  volt age  V DS ,  there  is  e xp a nsi on   of   the  sp ace  c harge  area  at   the   dr ai n.   T his  s pace  cha r ge  ar ea  can  re duce   the  heig ht  of   the  inj ec ti on  barrier.     The DIBL  is  giv en  b y   [ 25 ]   :     D IBL = ∆ ℎ ∆    (4)     The  D IBL  f or  the  MOSFE T  dev ic es  is  gen e rall y  hig he r  than  100mV/ V  f or   the  gate  le ng t h  le ss  th a n   50   nm   [25] .  F or   our  dev ic e  the  D IBL  =  98. 3  m V/V   as  sh ow n  in  Fi gure   7  for  gate  l eng t h  20  nm .   Thi s   relat ively  low   value  is  due t o t he  ab sence  of  j unct io n  in  JL   GAA  T ra ns ist or   [ 26] .     3.3. Sub - t hres ho ld sl op e  ( S S )   The  SS  is  a no ther  par am et er  of  s hort  c hannel  ef fects  to   est i m at e  the  su b - th res ho l d  c har act erist ic s   "SS"  of  n an os c al e  sh or t  cha nn el   MOSFET  de vices  [27] .  SS  determ ines  the  eff ic ie ncy  of  a  transisto r  to  sw it ch  from  it s o ff - sta te  to  it s on - sta te . I t i s  de fine d as [14] :     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4043   -   4052   4048    =  (   )   (5)     As  s hows  i n  F igure  8  t he  S S   of   our  G AA   JL  transist or   is   low  (<  80m V/d ec)  a nd   is  e qual   to  63 m V/de c  at   room  te m per at ur e .           Figure  7. T ra nsfer c ha racteri sti cs log(I DS )  v s   V GS   of  GAA  J un ct io n Less t r ansisto r  at   different  value  of  V DS           Figure  8. T ra nsfer c ha racteri sti cs log(I DS )  v s V GS  of GA A  J unct ion Less  tra ns ist or     Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       DC perf orma nc e ana ly sis  of  a 20n m ga te  le ng t h n - ty pe Sil ic on GAA j unct ion le ss  …   ( Fai za  Mer ad )   4049   3.4 .    Ion , I off  and I on /I off   ra tio   The  on - sta te   c urren t  (I on )  is  def i ned   as  the   value  of   the  dr ai n  curre nt  (I D )  at   hig h  value  of   V GS  with   a  const ant  V DS  vo lt age .T he  of f - sta te   cu rr e nt  (I o ff )  is  def i ned  as  the  value  of  the  dr ai n  cu rrent  (I D )  at   lo w  value   of   V GS  a nd   c onsta nt  V DS   [28] .  Fo r  JLT  de vi ces  and   in  the   on - sta te ,  the re   is  a   la rg e  body   cur re nt.  This   bod y  current  is  due  to  the  dopi ng   c once ntrati on   i n  the  c ha nn el   t hat  is  relat ively   high,  to   w hich  su r fac e   accum ulati on   current  can  be   add e d.   I n  an  oth e r  hand,   in   the  of f - sta te   the  de vice  cha nn el   is  tur ned   off  by  dep le ti on  of  c arr ie rs   an d  t his  is  in  fact  due   to   the  dif f eren ce   in  w orkf unct ion  bet ween  the  m ater ia l  of   the  dev ic e  gat e  and   the  se m ic on duct or. Indeed,  in  JLT  dev ic es ,  the  dopi ng   has  to  be  high  en ou gh t  f or   ob ta ini ng  a  s uitable   cu rr e nt  dri ve  a nd  the  c r os s  sect io n  of  JLT  de vices  ha s  to  be  s uffici ently   sm al l  to  be  able   to  tur n  the  de vice  off.   Mo r e  gate  con tr ol   le ads  to  m or e  I on /I off   r at io  wh ic h  re pr ese nts  high  pe rfo rm ance   (h i gh  I on )   an d  low  le aka ge   current   (lo w   I off )   f or  the   CM OS   tra ns ist or,   Ty pical ly   it   is  ar ound  10 6 ~ 10 10 .   An y  decr ea se   in  I on /I o ff   rati o  ca n  cau se  s low  outp ut  tr ansiti on s   or  l o w  outp ut  sw ing s .  F or   our   de vice   the I on /I o ff ≈ 10e +10.   All  the  re su lt s obtai ne d f or our si m ulatio n  are  g i ven in  T able   2 .       Table  2.   Var ia t ion   of the  d e vi ce el ect rical  p a ram et ers     JLGAA     DIBL  ( m V /V )   9 8 ,3   I on   ( A)   2 .13 E - 6   I off   ( A)   3 .8E - 16   I on /  I off   0 .55 E+10   SS ( m V/d ec)   63   Vth  ( V)   0 .55       3.5.    C ompar ati ve  s tu d y o f  S i - JLT G A A a nd  Ge - JLT G AA   In   or der   to  s tud y  the  i m pact  of   channe l  m a te rial   on   the  dev ic e  char act erist ic s  Sil ic on   a nd   Ger m anium   n - channel  JL - G AA   a re  presen te d.   The  outp ut   char act erist ic s  of   these  de vi ces  under   di fferent   su pply   vo lt age   VGS levels  are  r e ported  i n  Fi gure  9. The  tra ns fe r  c har act e r ist ic  is sh ow n  i n  Fi gure  10.           Figure  9. O utput cha racteri sti cs of Si a nd  Ge  GAA Ju nctio nl ess trans ist or     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4043   -   4052   4050       Figure  10. T ra ns fe r  c har act e r ist ic s o f Si  and  G e  G AA Junc ti on le ss tra ns is tor       The   I on   c urre nt  of  a  sil ic on   n - c hannel  J LT - GAA  is  a bout  twic e  uppe r  tha n  I on   cur re nt  of   a  gr m anium n - channel  JLT - GAA.   DC  perform ances  of   our  tw o  de vices  are  giv e n  i n  T a ble  . 3.   O ur   res ults   al low  us   t o  c onfirm   that  sil ic on  JLT - G A A  hav e   bette r   D C  perf or m ance  com par d  to  G erm aniu m   JLT - G AA.   The  le aka ge  c urre nt  of   a  ger m anium   JLT - G AA   is  le sser  t ha n  a  le aka ge  c urren t  of   a  sil ic on   de vice.  Thi s  resu lt   is  du e  to  t he   diff e re nce  be tween  the  ba nd  ga p  e nergy  of   ger m aniu m   and   ba nd  gap   e ne rg y  of   sil ic on   (E gGe <E gSi ).  T he  I o ff   cu rr e n t i s  giv e n by  [ 29] :     of f = 0 ( (  − ℎ ) ) ⁄   (6)         is   a  coe ff ic ie nt   that  ex presses  the  se ns it ivit y  of  the  tra ns ist or  c on tr ol  by  th e  gate  a nd  0   is  a  cu rr e nt  val ue  a t   V GS =V th .  The   m et a l - se m ic on duct or  w ork   f un ct io n  ∅  ( ∅  = ∅ − ( + ( 2 ⁄ ) + ∅ ) )       de pends   on   the  ba nd   ga p  energy  Eg .  Wh e n  E g  inc reases  ∅   decr eas es,  thre shold  vo lt age     ℎ   dec rea ses  an d  I o ff   increases .   in  T able  4  we  s um m arize  all  ou r  sim ulati on   resu lt s  that  we   com par e  to  s om e  resu lt s  found  i n  li te ratur e .   Our   res ults  are  c om par ed  to  s om e  resu lt s  f ound  in  li te ratu r e.  W e  can  see   that  the  resu l ts  we  ob ta ine d  a re  in  ag reem ent  with  ot her   res ults  ob ta i ned   for  dif fer e nt  J LT  G AA   dev i ces,  w hich  in dicat es   the go od app roach  of our si m ulati on s .       Ta ble  3.   DC  re su lt s obtai ne d f or  Si a nd G e  GAA JLT     Si - JLGA A    Ge - JLG AA   DIBL  ( m V /V )   9 8 ,3   1 1 .2   I on   ( A)   2 .13 E - 6   1 .31 E - 6   I off   ( A)   3 .8E - 16   6 .33 E - 17   I on /  I off   0 .55 E+10   2 .07 E+10   SS ( m V/d ec)   63   64   Vth  ( V)   0 .55   0 .72       Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       DC perf orma nc e ana ly sis  of  a 20n m ga te  le ng t h n - ty pe Sil ic on GAA j unct ion le ss  …   ( Fai za  Mer ad )   4051   Table  4.   Dif fere nt r es ults  ob ta ined f ot JLT G AA f ound i n  li te ratur e .       Si m u latio n  r esu lts  ob tain ed  f o r  o u r  2 0 n m  gate l en g h t JLT   GAA   [ 1 4 ]   [ 2 6 ]   [ 3 0 ]   [ 3 1 ]   Structu re   Si - JL - GAA   Ge - JL - GAA   JL - Multig ate   JL - NW   JL - NW   Si - JL - DG   Ge - JL - DG   Lg (n m )   20   20   1000   50   20   20   20   W (n m )   10   10   30     10   10   10   DIBL  ( m V /V )   9 8 ,3   1 1 .2   -   7   78   47   22   I on   ( A)   2 .13 E - 6   1 .31 E - 6   -   -   1 0 0 0 u A/u m   -   -   I off   ( A)   3 .8E - 16   6 .33 E - 17   1E - 15   -   -   -   -   I on /  I off   0 .55 E+10   2 .07 E+10   >>1 E+6   -   5 E+6   -   -   SS ( m V/d ec)   63   64   64   60   92   6 9 .2   6 4 .7   Vth  ( V)   0 .55   0 .72   -   -   -   -   -       4.   CONCL US I O N   In   this  pap e r,  the  DC  de vice  perform ance  analy sis  of   a  20nm   gate  l enght  n - ty pe  J un ct io nLes s  transisto r  G A A  with  a  recta ngular  c ro s s  se ct ion   has  bee n  evaluate d.   T his  Ju ncti on le ss   transisto r  is  a  var ia ble  resist or  co ntr ol le d  by   a  gate  el ect rode.  For  t hi s  w ork,   a   3 - D  Boh m   Qu a ntum   Po te ntial   (BQP )   tra nsport  dev ic e   si m ulati on   ha s   bee n  us e d  t o  evaluate  t he  D C  de vice  perf or m a nce.  T he  stud ie d  dev ic e   re veals   a   lo w   sub - thres ho l d  slo pe   SS=63  m V/de cade,  a nd  a  good  c urre nt  de ns it y  25 m A/ m m .Th eJun ct iu nl ess  de vice  str uctu re  stud ie d  s hows   i m pr ove d  O N   to  O F F  c urre nt  rati o  of  a bout  10e+ 10   t hat   ca n  be  obser ved  f ro m   our  resu lt s   com par ed  to  G AA   MO SFET   because   of   reduced  SCE s.  I n  add it ion,  our   dev ic e  s hows  lowe r  SS  a nd   DI B L   to  th os e  of  the  GAA  de vi ce  at   gate  le ngth   L g  of  20  nm .  At  the  e nd  of  this   stud y,  we  ca n  ob s er ve  that  t he   DC   beh a viou r  ex hi b it ed  by  the  pro posed  G AA   JL  de vice  is  ve ry  prom isi ng .   Indee d,   the   ju nctionless   im p rove s     the contr ol  of the  gate on t he c hannel al lo wi ng u si ng this  de vice in  dif fer e nt appli cat ion s .       REFERE NCE S   [1]   G.  Moore,  “ Cra m m ing  m ore   components  onto  i nte gra te d  ci r cui t s,”   E lectronic s,   vol.   38 ,   no .   8 .  19 65.   [2]   A.  Litt y ,   “ Conce pt ion,   f abr i ca t ion,   ca r ac t éri sat ion  et  m odél isa ti on  de   tr ansist ors  MO SF ET   haut e   te nsion   e n   te chno logi e   av an cé e   SO I  (Sili con - On - Insulat or),”  PhD  Thesis,  Gr e noble   Al pes ,   201 6.   [3]   P.  Razavi ,   “ Sim ula ti on   of  m ultig at e   SO I  tra nsisto rs wit h  sil ic on ,   g ermani um   and  II I - V c hann el s,”   2 0 13.   [4]   T.   Ngu y en,   “ Ca rac t éri sat ion,   m odél isation  et   f i abi lité  des  di él e ct riqu es  de  gril l e  à  base   de  Hf O2  pour  le s  future s   te chno logi es  C MO S ,”  PhD  The sis,  Thèse  d e  Do ct or at ,   2009.   [5]   H.  K.  Jung  and  S.  Dim it rijev,   “ The   Im pa ct   of   Tunne li ng   on  th e  Subthreshold   Sw ing  in  Sub - 20  nm   As y m m et ric  Double  Gate   MO SF ET s,”   Inte rnational   Journal   of  El ectric al  an d  Computer  Engi nee ring  ( IJE CE ) ,   vol.   6,   no.   6,   pp.   2730 – 2734,   201 6.   [6]   D.  Jim éne z,   B .   Iñígue z ,   J.  Suñé,   and  J.  J.  Sáenz ,   “ Analog  per form anc e  of  the   nanosc al e  doubl e - gat e  m et a l - oxide - sem ic onduct or  f ie ld - eff e ct - tr ansi stor  nea r  the   ul t imate   sca l ing  lim it s,”   Journal  of  Appl i ed  Phy si c s ,   vol.   96,   no.   9 ,   pp.   5271 – 5276 ,   2004.   [7]   D.  Jim éne z,   J.  J.  Sa enz ,   B.   Inigu ez ,   J.  Sune,   L.   F .   Marsal ,   and  J.  Pall ar es,   “ Modeli ng  of  nanosc al e   gat e - a ll - aro und   MO S FETs, ”  I E EE   El e ct ron De v ic e   Letters ,   vol .   25,   no .   5 ,   pp .   31 4 – 316,   2004 .   [8]   J. - T.   Park  and  J. - P.  Coli nge ,   “ Multi ple - g ate  SO I  MOSF ET s:  devi c e  design  g uide li n es, ”  I EEE  transacti ons  on  el e ct ron de vice s ,   vol. 49, no. 12,  pp.   2222 – 2229 ,   2002.   [9]   M.  A.  Ri y ad i,   I.  D.  Sukawati ,   T.  Prakoso,  and  D .   Darj at,  “ Influence   of  Gate   Mat eri a l  and  Proce ss   on  Juncti onle s s  FET  Subthreshold  Perform anc e,”  Inte rnationa l  Journal  of  El e ctr ic al   and  Computer  Engi ne erin g  ( IJE CE) ,   vol.   6,   no.   2 ,   pp .   895 – 9 00,   2016 .   [10]   S. - H.  Oh,  D .   M onroe ,   and  J.   M .   Herg enr othe r ,   “ Anal y t ic   d esc ri pti on  of   short - c hanne l   eff ec ts  i n  fully - d epl e te d   double - ga te   an d  c y li ndr ical,  surrounding - gate   MO SF ET s,”   IEE E  elec tron  dev i ce   le t te rs ,   vol.   21 ,   no.   9 ,   pp.   445 – 447 ,   20 00.   [11]   Y.  H.  Hashim ,   Y.  Atal la,  A.  N.   A.  Ghafa r,   and  W .   A.  Jaba r,   “ Te m per at ure   Ch ar ac t eri z at ion  of  ( Si - FinF ET )  base d  on  Channe l  Oxi de  Thickness,”   TEL KOMNIKA  ( Tele communic ati on  Computing  El e ct ronics  and  Control) ,   vol.   1 7 ,  no.   5 ,   Oct .   2019 .   [12]   A.  Krant i  et   al. ,   “ Juncti onle ss   na nowire   tr ansistor  (JN T):   Properties  and  design   gu ide li n es, ”   in  201 0  Proceedi ngs  o f   the   European  So li d  Sta te Device  Re search  Con fe r enc e ,   pp .   357 – 3 60,   2010 .   [13]   M. - H.  Han,  C. - Y.  Chang,  H. - B.   Chen,   Y . - C.   Ch eng,   and  Y. - C .   W u,   “ Devic e  an d  ci r cui t  p erf or m anc e  est imati o n  of   junc ti on le ss   bulk   FinF ET s,”   IE E E  Tr ansacti ons  on  Elec tron   Dev ic es ,   vol .   60 ,   no .   6,   pp.   1807 – 181 3,   2013 .   [14]   J. - P.  Coli nge  et   a l. ,   “ Nanowire   tr ansistors   without   junctio ns,”   Nature  n anote chno logy ,   vol.   5,   no.   3 ,     pape r. 225, 2010 .   [15]   J.  P.  Coli n ge,  “ Sili con - on - insul at or  (SO I)  jun c ti onle ss   tr ansist ors,”   in   Silicon - On - Insulator  ( S OI)   Technol ogy ,  El sevi er,  pp.   167 – 194,   2014 .   [16]   S.  Gundapa neni,   S.  Gangul y ,   an d  A.  Kotta nth ar a y il,  “ Bulk  pla n ar  junctionless   tra nsistor  (BPJ LT ):  An  attra ct iv e   devi c e al t ern ativ e  for   sca l ing,”  I EE E   Elec tron De vice   Letters ,   vo l.   32 ,   no .   3 ,   pp .   2 61 – 263,   2011 .   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4043   -   4052   4052   [17]   F.  Jaz a eri,  L .   Ba rbut,   A.   Koukab ,   and   J. - M.  Sal les e,   “ Anal y tica l  m odel   for  ult r a - t hin  bod y   jun ct io nle ss   s y m m et ri c   double   g at e   MO SF ET s in  subthr eshold  reg ime, ”   Soli d - State  El e ctr onic s ,   vol .   82 ,   p p.   103 – 110 ,   201 3.   [18]   M.  Najmza deh ,   M.  Bert hom é,   J . - M.  Sall ese ,   W .   Grabi nski,   and  A.  M.  Ione scu ,   “ El ec tron  m obili t y   ext r ac t ion  in  tri angular  ga te - al l - aro und  Si  n a nowire   junctionless   nMO S FETs  with  cro ss - sec t ion  down  to  5  nm , ”  Soli d - Sta te   El e ct ronics ,   vol .   98,   pp.   55 – 62,   2 014.   [19]   P.  Bal ,   M .   W .   Akram ,   P.  Mondal,   and  B.   Gho sh,  “ Perform anc e  esti m ation  of  sub - 30  nm   junc ti onle ss   tunnel  FET   (JLTFET ),”  Jou rnal  of   Computa ti onal El ec troni c s ,   vol. 12, no. 4,  pp.   782 – 789 ,   20 13.   [20]   J. - P.  Coli nge ,   X.   Bai e ,   V.  Ba y o t,   and  E.   Griv ei,  “ A sili con - on - ins ula tor  qu ant um   wire , ”  So li d - Sta t e  Elec troni cs ,   vo l.  39,   no .   1 ,   pp .   49 – 51,   1996 .   [21]   D.  Hisam oto,   T .   Kaga ,   Y.  Ka wam oto,   and  E .   Ta k ed a ,   “ A  fully   deplet ed  lean - cha nn el   tr an sistor  (DEL TA) -   a  novel   ver t ic a l   ult ra  thi n  SO I  MO S FET, ”  in   Inte rnational   Techni ca l  Digest  on  El ec tron  Dev ices  Me etin g ,    pp.   833 – 836 ,   19 89.   [22]   J. - P.  Coli ng e,   “ FinF ET s a nd   other m ult i - ga te t ran sistors ,”   Springe r ,  vol. 73,  2008.   [23]   A.  Guen  and  B .   Bouaz z a,  “ Num eri ca l   Sim ula tion  of  a  Nanosc al e  DG   N - MO SF ET   Us ing  SILVA CO  Software , ”   Inte rnational   Jo urnal  of  S ci en ce  and  Adv an ce d   Technol og y ,   vol.  2,   no .   6 ,   Jun.   20 12.   [24]   R.   D.  T rev isol i,   R.   T .   Doria ,   M.  de  Souza ,   and   M.  A.  Pavan el lo ,   “ A  ph y sic all y - base d  thr eshold  volt ag e  def ini t io n,   ext ra ct ion  and  a naly tica l  m odel   for  junc ti on le ss   nanowir e  tra nsis tors, ”  Soli d - S tate  El e ct ronics ,   v ol.   90,   pp.   12 – 1 7,   Dec .   2013.   [25]   J.  Saint - Mart in,   “ Ét ude  par   sim ula ti on  Mont e  Ca rlo  d’a rch it e ct ur es  de  MO SF ET   ult ra cour ts  à  gri ll e  m ult ip le   su r   SO I, ”   PhD   The si s,  Univer sit é  Par is Sud - Paris  XI,   2005.   [26]   C.   W .   Lee  et   al. ,   “ Short - cha nnel j unct ionless   nano wire   tr ansistors, ”  in   Proc .   SSDM ,   pp .   1044 – 1045 ,   2010.   [27]   X.  Jin,  X.  L iu,   R.   Chuai ,   J. - H.  Le e ,   and  J. - H.  Le e ,   “ A  compac t  m odel   of  subt hre shold  cha r act eri sti cs  for  short  cha nne l  doubl e - gat e   junctionless   fie ld   eff ect  tr an sistors,”   The  European  Ph ysic al   Journal - Appl i ed   Phy si cs ,   vol .   65 ,   no.   3 ,   2014 .   [28]   A.  Li n  et   al. ,   “ Thre shold  voltage  and  on - off   rat io  tun ing  for  m ult ipl e - tub e   ca rbon  nanot u be  FETs, ”  I EEE   transacti ons on nanotec hno logy ,   vol. 8, no. 1, paper.   4 ,   2009 .   [29]   R.   Bensegue ni ,   “ Contri buti on  à  l’é tud e  du  tra nsport  él e ct riq ue  à  tra ver s  de s  oxy d es  trè s  m inc es  (<  10nm )    dans  des  struct u res  MO S ,”  PhD   The sis ,  D epa rt e m ent   D' e lectr oni que ,  Fa cul t e  De s  Scie nc es  De  La   T ec hno logi e ,   Univer site   Frère s  Mentouri   Con stant ine ,  A lge ri a,   201 6.   [Online ] .   Available:  htt p://193.194 . 8 4. 142/t h ese s/ele ct roniqu e/ BEN6 980. pdf    [30]   J. - P.  Coli nge,   “ Juncti onle ss   trans istors, ”  in  2012  IEE E  Inte rn ati onal  Me e ti ng   for  Fut ure  of  El e ct ron  Dev ice s,   Kansai ,   pp.   1 - 2,   2012.   [31]   R.   K.   Barua h ,   “ Sili con  vs   ger m ani um   junc ti o nle ss   double - g ate  fi el d   eff e ct  tr ansistor, ”   in   20 12  Inte rnat iona l   Confe renc e  on   Dev ices,  C ircui t s and  Syste m s ( ICDCS) ,   pp.   235 – 238 ,   2012 .         Evaluation Warning : The document was created with Spire.PDF for Python.