Int ern at i onal  Journ al of  El e ctrical  an d  Co mput er  En gin eeri ng   (IJ E C E)   Vo l.   10 ,  No.   4 ,  A ugus t   2020 ,   pp.  4008 ~ 40 14   IS S N: 20 88 - 8708 ,  DOI: 10 .11 591/ ijece . v10 i 4 . pp 4008 - 40 14          4008       Journ al h om e page :  http: // ij ece.i aesc or e.c om/i nd ex .ph p/IJ ECE   Review  of  high - s peed phas e accu mu lator fo r direct di gital  fre qu ency synth esizer       Ab d ulkaree m  Da w ah   Abbas   Depa rtment  o f   E ngine er ing  of   Co m pute r  Technol og y ,   Alm aa r if  U nive rsit y   Coll eg e,   I raq       Art ic le  In f o     ABSTR A CT    Art ic le  history:   Re cei ved   A ug  9,   2019   Re vised Feb  5,  2020   Accepte d  Fe b 25,  2020       A  rev ie w  of   hig h - spee d  pip el in e d  phase   a cc um ul at or  (PA )  is  prop osed  in  th is  pape r.  The  deta il   exp la na ti on  o f  ide as ,   m et hod s  and  techniques   used  in   pre vious  rese ar c hes  to  improve  the   PA   throughput   designs  were   surve y ed.   The   Bren t - Kung   (BK)  adde r  wa s  m odifi e d  in  t his  pape r  to   be   appl i ed  i n   pipe li n ed  PA   archit e ct ure .   A  compari son  of  diffe r ent   adde r  ci r cui t s,  inc lude s   a  m odifi ed  BK,  rippl e  c arr y   adder   (RCA),  Kogge - Stone  adde r  (KS )  and  othe r   pre fix  adde rs  w ere   appl i ed  to   ar chi t ec t   the  PA   base d  on  Pipe li ne   te chn i que .   The   pre sen te d  p ipe li n ed  PA   design  ci r cui t  wi th  m ult ipl e  fr eque n c y   cont ro l   word  (FCW )  and  diffe r ent   adders   were   cod ed  Veri log  h ard war e  desc r ipt io n   la nguag e  (HD L)  code ,   compile d   and  ver if ie d  wi th  fie ld  p rogra m m abl e  ga t e   arr a y   (FP GA )  kit   platform .   The  co m par ison  result   show s  tha t  th e  m odifi e d   BK  adde r  has  fast  per form anc es.   The   shifte d  cl o c king  te chni qu e  i s  uti li ze d  in   the   proposed  pi pel in ed  PA   ci rc uit   to  red u ce   th e  unwante d  re p et itive  D - fli p   flop  (DF F)  reg is te rs  (co m ing  from   the   pipe li ne  t ec hniqu e),   whil e   pre serving   the   h igh  spe ed.   Ke yw or d s :   Adde r   Ph ase  accum ulator   Pipeli ning tec hniq ue   Re gister   Copyright   ©   202 0   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   Abd ulk a rim  D awah,    Dep a rtm ent o f   En gin eeri ng   of Com pu te r  Tec hnology,    Alm aarif U nive rsity  Colle ge ,    31001 Al Ra m adi,  Al An bar,  Ir a q,   Em a il : ker i m .d awah@y ah oo. com       1.   INTROD U CTION     Ph ase  acc um ulator  ca n  be  de fine d  as  a  dig i ta l  ci r cuit  of  a dd e r  a nd  re gis te r  that  use d  t o  gen e rate    the  di gital   va lues  wit hin   ( 0 - 2π)   ra ng e .  Figure  1  des c ribe  t he   de ta il   arch it ect ure   of  the  PA  ci rcu it .     The  c onstructi on  of  Fi gure  1  desc ribes  t hat  the  ad de r  se quentia ll y  accu m ula te s  the  da ta   con tr ol  wor d.   DF F   reg ist er  is  de fi ned   as  a  sto ra ge   el e m ent  of   the  PA   ci r cuit  and   us e d   to  f re qu e ntly   rep eat   the  f eed bac k  da ta   to   the adde r  in  or der to  pro vid e t he desire d digi ta l values as  a  ph a se  ou t pu t  (s aw  to oth s hap e ).       I n p u t T u n n i n g W o r d R E G I S T E R N P h a s e   A c c u m u l a t o r A D D E R 0 2 N   - 1 0 2 N   - 1 F c k S a w t o o t h   s h a p e     Figure  1.  A rch i te ct ur e  of  t he P A  ci rc uit     Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Revi ew  o f  high - sp ee d p hase  ac cumulat or  f or dire ct   dig it al f req uen cy…   ( A bdulka reem  Dawa h  A bbas )   4009   The  phase  out pu t  val ues  ste adily   increm ent al l y  gr ow th  in  the  ph ase  of   ( 0:  2 N - 1 )  with  e ver y  tim ing   pu lse .  The  ph ase  accum ulato r  outp ut  can   be  cl arified  as  a  ph ase  w heel  in  the  direct  dig it al   fr e qu e ncy   synthesiz er  ( D DF S ).   It  is  us e d  to  re pr ese nt  the  phase  t o  a m pl it ud e  co nv erter  ( PA C )  of   the  D DFS.  T he   P AC  dig it al   values  ( al so   cal le d  rea d  only   m e m or y  (ROM))   a re  addresse d  re ga rd i ng   t o  the  de sired  inc rem ent  ph ase   ang le .  T he  digi ta l  ph ase  w he el   is  sh own  in  Figure  2.   The  ph a se  an gle  in crem ental l y  j um pin g  with  co ns ta nt  sp ee d  ar ound the wheel  of (0 - 360). One c o m plete  p ha se wh eel  cyc le  p roduces a dig it al  sine w a ve  in t he ran ge   of  (0 - 2  π) .  This  resea rch   a ddresse d  se ve ral  appr oach es   and   te ch ni ques  that  able  to  ge ner at e  f a st  PA   thr oughput as  well  h ig h - f requen cy   res olu ti on .       M J u m p   s i z e 0 0 0 0 - - - 0 0 0 1 1 1 1 - - - 1 1 1     Figure  2.  Di gital  p ha se  wh eel       2.   PIPELI NIE D PHASE  A CC UM ULA TOR  D ESI G N    PA   ci rc uit  is  the  com pone nt  that  us e d  to  pro vid e  t he   dig it al   outp ut  value s.  T he   PA   s pee d  perform ance  con t rib utes  the  DDFS  syst em .   Pipeli ne  te c hniq ue  is  a  bas ic   te chn iq ue  t hat  us e d  t o  en han c e     the  a ccum ulator  s pee d,   t his  com ing   by  sp li tt ing   the  m ai n  un it   int o  a  nu m ber   of   se qu e ntial ly   su bs - un it s  [ 1 ] .  Pipeli ned   PA   c an  be  cl assifi e d  into  tw o  ty pe s,  nam el y;   pip el ined  PA   ci r cuit  with  a  sin gle  bit - la ye r,   a nd   with   gro up   of   bit - la ye r  of   reg ist e rs - a dders .  The   blo c k  ci rc uit  diag ram   in  Fi gure   3  sho ws  the  pip el ine d  ph a se   accum ulator  w it h  sin gle - bit  la ye r.   T he  m ono - bit  pi peline d  phase  ac cum ulator   is  us ed   in  the   D DFS  ci rcu it   with  sm al l  PA   input  bits  ( < 11 - bit).  As  a n  e xam ple,  in  [2 - 4],  this  te ch niq ue  is  a ppli ed   to  pro duce  9 - ,  12 - ,    and 8 - bit pipeli ned P A  r espect ively .       M M   - 1 D F F - R e g D F F - R e g M D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g D F F -   R e g D F F - R e g D F F - R e g D F F - R e g D F F - R e g       Figure  3. Bl oc h  ci rc uit dia gr a m  o f  pip el ine d ph a se acc um ul at or   with  si ng l e - bit l ay er   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4008   -   4014   4010   Anothe r  pip el i ned  te ch nique  without  pr e - s ke wing  re gister s  in  the   pi pelin ing   le vels  is  use d  in   [ 5 ]   to  const ru ct   12 - bit   PA .  In  ad dit ion   t o  the   X O R  gates,  a   di fferent  ty pes   of  sp ee d  re gisters   are  t o  c om ple m ent   the  m os t - sign i f ic ant  bits  (MS B)  val ues.  A   ne w  pip el ine d  P A  is  a ppli ed  i n  [ 6 ]   with   9 - bit   input.  In  this  de sign,    the  8 - bit  ph as e  ou tp ut  can  be  obta ined  by   co m ple m enting  the  hi gh   ( 9 - t h)   m os t  sign ific ant  bit  ( MSB )  to   pro vid e  the  outpu t  val ues.   T he  be nef it   of  the  pro pose d  pi pelinin g  te ch niq ue  with  sin gl e - bit  ad der   is  cl early   i ncr easi ng  the  sp ee d  perform ance.   H oweve r ,  this  ben e fit  accom pan ie d  by   increasin g  the   D FF  re gisters  wh ic h  le ad  to  inc reas es  the  power   consum ption .   The  DDFS  fr e qu e ncy  re so l ution   is  de pende d  on  t he  f re quenc y   op e rati ng s pee d  a nd the i npu t  b it s’ n um ber  (N) o f  the  P A .      =  2   (1)     As  show n  in  ( 1)   s hows  that  the  D DF S  res ol ution   is  cal cula te d  by  the  op e r at ing   sp ee d  an d  the  bin a ry  input  bits  N.   As  s how n  in   ( 1 )   desc ribes  t ha t  the  fr e quen c y  reso l ution   m uch  bette r  as   m uch   as  the  in pu t  bits   la rg er . Due  to  t hat, the  d esi gn ers  c hoos e acc um ulators  with  a larg e   bits i nput  (24 - 32)  b it s to ob ta in  the  desire d  fr e qu e ncy  resol ution   f or  t he DD FS  syst em .    As  we  m entio ne d  ea rl ie r,   pip el inin g  te c hn i qu e   is  a  s uitable   te ch niq ue  f or   desi gnin g  the  fast   accum ulator.   A  us i ng   of  la r ge  f reque ncy  con t ro l  in put  bit  for  the  pipe li ned   P A  re quire d  a  gro up - bit  sta ge   reg ist er - ad de r  to  accom plish  the  su it able  ph a se  accum ulator.   T he  ci rc uit  diag ram   of  pip el ine d  PA  with     m ul ti - bit l ay er   is sh own  i n  Fi gure  4.       M M M R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g M - b i t R e g     Figure  4 .  P ipel ined   PA ci rc uit diag ram  w it h  the m ulti - bit l ay ers       An   e xam ple  of   a  la rg e  bit  in pu t  is  ap plied  in  [ 7 ]   by  Y ong  S.  Kim   to  i m ple m ent  the  pip el ine d  P A   with  32 - bit.  T he   pr ese nted  de sign   is  us e d  to  achieve  high - s peed,  as  well   hi gh   acc ur acy   r esolutio n.   T he  cl ock   par ti ti on  ap pro ach  is  a ppli ed  t o  reduce  t he  D FF  r egiste rs .  T his  te ch nique  i s  us e d  i n  [ 8 ]   t o  arc hitec t  pip el ining  PA  w it h  une qual   pip el ini ng  st ages (12 - 7 - 7 - 6  bits).   The   lo we r  sta ge  has  bee n  c hosen   wit h  t he  high b it   ( 12 - bit),   in or der  t o  a vo i d  the  gr ow t h of re petit ive r e gisters in  t he hig her pi pelined  P A  la ye rs.    The  phase  j it te r  te ch nique  was  a ppli ed  i n  the   cl assic al   pip el in ed   PA  ci rcu it   with  32 - bit  in  [ 9 ] .  Be cause  it   is  the  la r ge  bits  in pu t  is  us e d  to  e nh a nce  t he  D D FS  res olu ti on,  therefo re,  P A  ou t pu t  is  tr unc at ed  to   the  ap pro pr ia t e  bit  nu m ber s   that  require d  to  ad dr es s  th e  ROM  phase   ang le .  The  s uggeste d  phas e  j it te r  inj ect io n  is  us e d  to  r e duce the  truncat io n  e rror o f DD FS o ut pu t.   A  new   te c hn i que  is  us ed   to  desig n  the   24 -   an d  32 - bit  of   pip el ine d  P A  i n  [ 10,  11]   res pecti vely ,  to   m ini m iz e  the  DF F r e gisters. Th e  c om par at or  bl ock  co ns ist s  of  OR  a nd XOR  gates d et ec ts  the  cha nge  i n  FC W  and   e nab le   the o ut pu t  sig nal  to  the  loadi ng  generat or .  T he  c ircuit   diagram   of   the  pr opos e d  te chn i q ue  is show n  in  Fig ur e   5.  The  fig ur e  de scribes  how   is  the  fi rst  co lum n  LD0   be   act ivate d  by  the  loa ding  sign al ,     the  ot her   ( L D 1 - LD 6)  loa ding  sign al s  were  be ing   act ivate d  seq uen ti al ly .  A pp ly in g  the   pr opos e d  te c hn i que  in   the P A  ci rc uit  can im pr ove s pe ed,  a nd  r esol ut ion  a  with m ini m u m  D FF reg ist ers.   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Revi ew  o f  high - sp ee d p hase  ac cumulat or  f or dire ct   dig it al f req uen cy…   ( A bdulka reem  Dawa h  A bbas )   4011   D F F D F F D F F D F F D F F D F F S R   L U C H D   i n p u t D - 1 2 4 E N A L D 0 L D 1 L D 2 L D 3 L D 4 L D 5 L D 6 L D 6 L D 1 S h i f t   b i t   R e g . D a t a   c o m p a r a t o r     Figure  5. Bl oc k  ci rc uit dia gr a m  o f  Loa ding s ign al   gen e rato r [ 10 ]       3.   PHA SE A C C UMULAT OR DESI GN B A SED ON  FA S T ADDE RS   A  well - know n  that  ad der  play   a  m ajo r  ro le   i n  increasi ng  the PA   s pee d.  Th e  co nve ntion al  r i pp le   ca rr y  add e r  (RC A)   i s  the  m os t  us ed  ad der   f or   the   DDFS  syst em .   As  an  e xam ple,  A  sin gle - bit  add e r  in  [ 12 ] ,  is  us e d  to  i m ple m ent  t he  24 - bit  D DFS  syst e m   with  a  m ini m u m   DF F  re gisters.  Ca rr y  lo ok - a head  ad de r  (C LA )  de fin e s  as  a  sa m ple  of  the  widely   use d  fast  a dd e r.   This  ad der   (C LA)   is  us ed  i n  [ 13 ]   ]   with  groups  of   3 - bit  add e r  in   two  le vels  to  desig n  9 - bit  PA .  T he  CLA  sm a ll   gr oup  blo ck s  are  a pp li ed  to  a vo i d  th e  ci rc uit  com plexity .    C  Ekroo t  a nd   S  Lo ng   a re  us ed  the  4 - bit  CLA  ci rc uit  adder  in  [ 14 ] ,  to  desig n  the  16 - bit  PA   a nd   e nhance     the DDF S  perf or m ances.   A  kn own  that  p re fix  a dd e rs d efines as  a  fast add e r  a nd   us e d for b i nar y ad di ti on  in  the P A desig n  [ 15]   for  fast  com puta ti on s.  T he   pr efix  c oncept  de fines  a s  f ollo ws:  T he  a dd it i on  of  se ve ral  bi t  can  be   ac hieved  as     a  tim e.   The  first  le vel  of   th e  pr efi x  ad der  ci rcu it   con sis ts  of   A ND   an d  X OR  gates,   as  a  pr opagat e  (p ) ,     and   gen e rate  ( g)   f unct ions  re sp ect ively .  Fig ur e  6  show s  th e  ci rcu it   diagra m   of   the  pr e f ix  add e r.   A  nu m ber     of  ad de rs  ha ve   bee n  desi gned  base d  on  t he  p re fix   co n cept  a nd  use d  f or  bi nar y  a dd it io n  i n  th e   phase   accum ulator  de sign s .  A n   exa m ple   of   these  add e rs,   as  K S  [ 16 ] ,  Sk la ns ki  (S K )  [ 17 ] ,  Bre nt - Kunt  (BK )  [ 18 ] ,    and Bea um on t - Sm it h  (BS) ad der  [ 19 ] .        g     p g     p g     p g     p X ( n - 1 )       y ( n - 1 ) x 1             y 1 x 0             y 0 C i n S n S 2 S 1 S 0 C o u t x n             y n     Figure  6.  The   pr e fix  a dder  circuit       3.1 .     M od i fied  brent  ku n g  (B K)  ad d er   The  arc hitec tur es  of   8 - ,  12 - ,  or  24 - bit  of   t he  Brent - K ung  ad der   is  a vaila ble  in  blo c ks .  Th e  desig ne r s   can  us e  t he  B K  blo c k  ci rc ui ts  as  a  fa st  a dd e r.  Pipeli ne d  P A  re qu ir es   the  a dder  wi th  car ry  in - o ut   that  seq uen ti al ly   pass  thr ough  the  accum ulator  sta ges.   Du e  to  th at ,  a  m od ific at ion   has  bee n  ap plied  on  the  fir st  bit   add e r  i n order  to b e c om patible  for   pip el ini ng  proc e dure  de sign.   R.  Zi m m er m a nn   in  [ 20 ]   wa s  exp la ine d  th e  pr efi x  ad diti on   al go rithm .  Ba sed  on  the  exp la natio n    and  [ 21 ] ,  the   B K  a dder  i n  t his   re view  is   m odifie d  to   be  s uitable   f or  us in g  in  the   pi peline d  P A   ci rcu it   i n  [ 22 ] .  Figure  7  show s  the  m od ifie d  BK  a dder   ci r cuit  dia gr am .   The  f ig ur e   de s cribes  t he  m od ific at ion  is  done   by   rem ov ing  g0  l og ic   gate  a nd  insert  a   2: 1  m ulti plexe r  [ 23 ] .  P O   is  us e d  a s  a   co ntr ol  sel ect or   of  the   m ultip le xe r   inputs  X 0   an d C in .   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4008   -   4014   4012   X O R & + & & X O R X O R + & + C o u t S 7         S 6 S 5 S 4                                             S 3 S   2                                                       S 1                                                 S 0 C   i n M 1 C 4 C 2 p 3 g 3 p 2 g 2 p 1 g 1 p 0 X C 1 X 0 X O R + C 1 p . g p . g p . g C 3 c i n & + + & C p 4 g 4 p . g p 5 g 5 p . g & + + & & 5 p 6 g 6 p . g M 2 + & C 7 C 6 p 7 g 7 p . g & x 7 y 7 - - - - - - - - - - x 6 y 6 x 0 y 0 X O R M U X O R X O R X O R X O R     Figure  7.  The   m od ifie d  8 - bit  BK a dd e r  ci rc ui t       4.   ARCHITE CT UR E  OF  PIP E LINED P H AS E  ACC UMULA TO R WI TH DI FFERE NT A D DER     Pipeli ned  pha se  accum ulator  was  desi gn e d  ba sed  on  R CA,  m od ifie d  BK  ad der,  CLA  ad de r,    p arall el - pr e fix  add e rs  s uc h  as   SK ,  KS  an d  BS  ad der s .  T he   com par iso n  of   t he  di ff e rent   add e r  wa s  do ne  f or  m ul ti ple  inp ut  con t ro l  w ords  (12 - ,  18 - ,   an d  32 - bit)  to  sel ect   the  fast  adder.  Th e  desig ne d  PA   ci rc uits   were   ceded   Ver il og   har dwa re  des cripti on  la ngua ge  (HDL ),   el aborate,  synth esi zed  an d  veri fied  with  FP GA   kit   bo a r d  (Cyc lone   II I ).   The  c om par ison   res ults  in  the  te r m s  of   m axi m u m   fr equ e ncy  operat ion   in  Ta ble  1  sh ows   the p e rf orm ance of th e  KS a dder  in  l ow e r bit s and m od ifie d B K  a dder  f or  t he hig h nu m ber  are  f ast e r  a dders.         Table  1 .  Fr e quency  ope rati on sp ee d of pi peline d P A wit h diff e ren t a dder  a rch it ect ure   PA op eration  bas e d  on  add er  (M Hz )   PA   RCA   CLA   SK   KS   BS   BK   12 - b it/(4 - b it add er)   3 1 9 .4   4 0 7 .2   3 5 4 .3   4 3 0 .11   4 2 0 .1   3 9 2 .4   18 - b it / (6 - b it add er)   3 4 6 .7   3 7 6 .9   3 7 1 .2   3 9 8 .72   3 6 4 .7   3 2 3 .2   32 - b it/ (8 - b it add er)   2 3 4 .6   2 4 2 .3   1 6 0 .5   1 4 7 .84   1 7 9 .3   2 5 4 .9       5.   PIPEL IN D  P A DESIG N W ITH THE  G A TE D  CL OCK ING  TE CHNI QUE   The  pr e requisi te s  of   t he  ra pi d  P A  desig n  ci rcu it   with   lo w - powe r  co nsum ption  an d  sm all  dim ension   area,  dem and   te chn iq ues  th a t  i m pr ov es  the   throu ghput  yi el d  w hile  decre asi ng   the  nu m ber   of   log ic   cel ls.     This  tra de  off  ca n  be   acc om plished   by  util iz ing   the   pip e li ne   te chn i qu e   to  e nhance   the  PA  sp e e d.     The  disa dv a nt age  of  this  te chn i qu e  is  to  expo nen ti al ly   increase  the  gro wing  of  the   DF F  re gister s  with   exp a ndin g  th e  pr e - s kew i ng r e g ist ers of   pi peline l ay ers   as  shown i n  Fi gure   8 ( a ) .   To  ove rco m e  the  unwa nted  rep et it i ve  re gister  wh il e  pre serv i ng   t he  hi gh   s pee d,   an  appr opriat e   m et ho d  is  ap pl ie d  to  reduce   the  DF F  reg i ste rs;  nam el y  gated  cl oc king   te chn iq ue.   T he   basic  idea  of  thi s   m et ho d  is  t o  ut il iz e  the  DF F   reg ist er   with  Set  feedbac k  a nd   hi gh   D  in put  [ 23 - 25] ,  s how n  in   Fi gur e   8(b) ,   connect  to  an oth e r  DF F  re gister  to  div i de  the  cl ock   pu lse   in  or der  to  pr ep are  it   fo r  the  nex t   la ye r.     Fo r  the  oth er   pip el ine  sta ge s,  a  sing le   DF F  re gister  is  su it able  fo r  the  propose d  desig n.   Applyi ng   the  presente d  ga te d  cl oc king  te chn i qu e  can  r e m ov e  al l  the  gr ay   blo c ks   of  the  pre - s ke wing  re gisters  (48  DF F )  in  Fig ur e  8(a)  and   re place  it   with  4  D FF  re gisters   in   Fig ure  8(b).  Com bini ng   t he  ab ove - m entioned  te chn i que s   to gethe r  in   the   pr ese nte d  de s ign   as  sho wn   in  Fig ur e  9   wi ll   ov erc om e  the  goal   of  the  desig ners’  ta r ge t  by  achievin g  a   hi gh - s peed  P A  desig n  ci rc uit  and  relat ively   decr ease   the  num ber   of  re gis te rs  ( 44  of  12 1  DF F  reg ist ers ). The   pro po se d  te c hniqu e  has  d em on strat ed  a  36%  r e du ct io n  i n  th e term  o f  the  DFF r e gisters .   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Revi ew  o f  high - sp ee d p hase  ac cumulat or  f or dire ct   dig it al f req uen cy…   ( A bdulka reem  Dawa h  A bbas )   4013     (a)     (b)     Figure  8 .   ( a )  P re - sk e wing  re gisters  of   pip el in e lay ers ,  ( b )   G at ed  cl oc king   t echn i qu e       D F F   R e g D F F   R e g D F F R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F D F F D F F 8 8 8 8 8 6 1 4 D F F D F F D F F D F F D S e t H i g h C l k     Figu e r 9 .   P ipel ind   PA de sig n   with the  g at e d cl ock in g  te c hniqu e       Pipeli ne  PA   desig n  with  t he  gate d  cl oc king  te ch niqu e  was  co ded   Ver il og  co de,  synthesiz ed     and   el a borated   us in g  Q ua rtus  II   pr ogram m i ng   s oft war e .  T hen,  the  gate  le vel  sim ulatio n  has  bee n  do ne   us in g  cy cl on e  I II   fie ld  pro gr am m a ble  gate  arr ay   (F P GA).  T he   PA   co de d  ci rcu it   op e rates  with  fr e que nc y  sp eed     of  28 6 . 29  MH z.  T he  sim ulated   resu lt s  of  th e  PA  de sig n  s how n  i n  Fi gure  10.  T he  fig ur e   decl are  t he  sa wtoot h  sh a pe of  t he  P A ou t pu t  w hich  is  e xpone nti al ly   gr ow th  (0 - 2   )  a nd m at ch  the m a them a ti cs  resu lt s.           Figure  10. T he  sim ulatio n res ult o f  the   pi pelinin g  P A     D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g D F F   R e g ( a ) 8 8 8 8   ( b ) D F F D F F D F F D F F D S e t H i g h C l k Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  10 , No .  4 ,  A ugus t  2020  :   4008   -   4014   4014   6.   CONCL US I O N   T h i s   r e s e a r c h   i n v e s t i g a t e s   s e ve r a l   a p p r o a c h e s   a n d   t e c h n i q u e s   t o   a c h i e v e   hi g h - s p e e d   a n d   h i g h   a c c u r a c y   r e s o l u t i o n .   T h e   m o d i f i c a t i o n   h a s   b e e n   a p p l i e d   t o   t h e   B K   a d d e r   t o   b e   u s e d   i n   t h e   p i p e l i n e d   P A   a r c h i t e c t u r e .     I n   a d d i t i o n   t o  t h e   C L A   a n d   R C A ,  m ul t i p l e   p r e f i x   a d d e r s   s uc h   a s ;   S K ,   K S ,   B S   a n d  m o di f i e d   B K   a d d e r   w e r e   u s e d  i n   t h e   d e s i g n   o f   t h e   p i p e l i n e d   P A   a r c h i t e c t u r e   t o   s e l e c t   t h e   f a s t   a d d e r .   T h e   p r o p o s e d   P A   c i r c u i t s   w e r e   c o d e d ,   v e r i f i e d   a n d   s i m u l a t e d   u s i n g   Q u a r t u s   I I   s o f t w a r e .   T h e   c om p a r i s o n   r e s u l t   s h o w s   B K   a d d e r   p e r f o r m   hi g h e r - s p e e d   t h a n   t h e   o t h e r s .   B a s e d   o n   t h e   a b o v e   g o o d   f e a t u r e   o f   t h e   B K   a d d e r ,   i t   i s   u s e d   i n   t h e   p i p e l i ne d   p h a s e   a c c u m u l a t o r   d e s i g n .   T h e   c l o c k i n g   t e c h n i qu e   w a s   u t i l i z e d   t o   t h e   P A   c i r c u i t   i n   o r d e r   t o   d e c r e a s e   t h e   l o g i c   g a t e s   w h i l e   p r e s e r v i n g   t h e   h i gh - s p e e d   t h r o u g h p u t .   T h e   c o d e d   d e s i g n   o f   t h e   p r o p o s e d   P A   w a s   v e r i f i e d   w i t h   F P G A   k i t   p l a t f o r m .   T h e   a c h i e v e d   r e s ul t s   s h o w   t h e   P A   c i r c ui t   o p e r a t e s   w i t h   f r e q u e nc y   s p e e d   o f   2 8 6 . 2 9   M H z .   F u r t h e r ,     t h e   p r o p o s e d   d e s i g n   h a s   d e m on s t r a t e d   a   3 6   %   r e d u c t i o n   i n   t he   t e r m   o f   t h e   D F F   r e g i s t e r s .       REFERE NCE S    [1]   M .   Abd‐El‐Ba r r   and  H .   E l‐Re w ini ,  " Fundam ent al   of   computer   orga nizati on   an d  arc h it e ct ur e:   Pipel ini ng   desig n  te chn ique s , "   Joh n  Wiley   &   Sons,  Inc   Pub li ca ti on ,   2004 .   [2]   X.  Geng,   F.  F.  Dai,   J.  D.  Irwin ,   and  R.   C.   Ja eger ,   "A n  11 - Bit   8. 6  GH z  dire ct   d ig it al   s y nth esizer  MM IC  with  10 - Bit   segm ent ed  sine - weight ed   DA C, "   IEEE Journal  of   Soli d - S tat e   Circ uit s,  vo l. 45,  no.   2,   pp .   300 - 313 ,   2010 .   [3]   A.  Shrestha,   et   a l. ,   "20  GH z  cl oc k  fre quency   RO M - Le ss   dire ct   di git al   s y nth esiz er   comprising  unique   phase   cont r ol   unit   in   0. 2 5  μm   SiGe  technolog y , "  1 3th   Euro.   Mi crowave   In te gra te d  C ircui ts Con f .   ( EuMI C) ,  pp.   206 - 209,   2018 .   [4]   G .  Chen ,  D.  W u,   Z.   Jin ,   J.  W u.   and  X.  Li u ,   "A   10GH z  8 - bit   dir ec t  dig ital  s y n th esiz er  implemente d  in  GaAs   HBT   te chno log y , "   Ra dio  Frequ ency  I nte grated   Circuits Symposium ( RF IC) ,   IEEE ,   pp.   425 - 428 ,   2010 .   [5]   B.   S.  Jensen ,   et   a l. ,   "Twel v e - bit 2 0 - GH z  red uc ed  s iz e   pipeline ac cu m ula tor  in   0. 25   µm   SiGe:C  te ch nolog y   for  d ire c t  digi tal  s y nth esiser   app li c ations,"   IET   Circuits,  De vi c es  &   Syste ms ,   vol. 6,  no.   1,   pp.   19 - 27,   2012.   [6]   C - Y .   Y a n g ,   J - H .   W u ,   a n d   H - Y .   C h a n g ,   " A   5 - G H z   d i r e c t   d i g i t a l   f r e q u e n c y  s yn t h e s i z e r   u s i n g   a n   a n a l o g - s i n e - m a p p i n g   te chn ique   i n  0 . 3 5  µm   SiGe  BiC MO S,"  IEE E Jo urnal  of  So li d - St ate   C ircui ts,   vol .   46,   no.   9 ,  pp.   20 64 - 2072,   2011 .   [7]   K.  Yong  Sin  an d  K.  Sung - Mo,  "A   high  spee d  l ow - power  ac cu m ula tor  for  di re ct   dig it a l  fr equenc y   s y n the siz e r,"     IEE E   MTT - S  Int ernati onal   Mic r owave   S ymposium Di gest ,  pp.   50 2 - 505 ,   200 6 .   [8]   J.  C hen ,  R .   Luo ,   H.  Yang,   and  H .   W ang ,   "A   low  power  ROM - le ss   dire ct   d igi t al   fr eque nc y   s y nth esiz er  wi th  pre se t   v a l u e   p i p e l i n e d   a c c u m u l a t o r , "   1 9 t h   I n t .   C o n f .   o n   V L S I   D e s .   h e l d   j o i n t l y   w i t h   5 t h   I n t .   C o n f .   o n   E m b e d d e d   S y s t .   D e s . ,   2 0 0 6 .   [9]   W .   Qing,   H.  Son gbai ,   and  Z.   Z iming,  "D esign  and   sim ula ti on  of  an  opti m iz ed  DD S,"   6th  Inte rnati onal  Confe renc e   on  Wireless   Comm unic ati ons N et workin g   and  Mobil e   Computi ng  ( WiCOM) ,   pp.   1 - 3 ,  2010 .   [10]   Y - H.  Jung,  T .   Y oo,   S - J.  Cho,   an d  K - H.  Bae k ,   "P ipe li n ed  ph ase   a cc um ula tor   usin g  seque ntial   FC W   loa ding  sch e m e   for  DD FS s,"  El e ct ronics  Le tt ers,   vol.   48 ,   no .   17 ,   p p.   1044 - 1046 ,   2 012.   [11]   Y.  S.  Kim ,   J.  Le e,   Y.  Hong,  J.  E .   Kim ,   and  K - H.  Bae k ,   "Low - p o wer  pipe li n ed  p hase   accum ula to r  with  seque nti a l  cl ock   gating  for   DD FSs,"  El ectronics  Let te rs ,   vo l. 49,  no.   23,   pp.   1 445 - 1446,   2013 .   [12]   X.  G eng ,   F.  F.  D ai ,   J.  D.  Irwin,   a nd  R.   C.   Jae ger ,   "24 - Bit   5. 0  GH z  dire ct   digital   s y nthe siz er  RF IC  with  dire ct   dig ital   m o d u l a t i o n s   i n   0 . 1 3   µ m   S i G e   B i C M O S   t e c h n o l o g y , "   I E E E   J o u r n a l   o f   S o l i d - S t a t e   C i r c u i t s ,   v o l .   4 5 ,   p p .   9 4 4 - 9 5 4 ,   2 0 1 0 .   [13]   X .   G e n g ,  F .   F .   D a i ,   J .   D .   I r w i n ,   a n d   R .   C .   J a e g e r ,   " A   9 - b i t   2 . 9   G H z   d i r e c t   d i g i t a l   s yn t h e s i z e r   M M I C   w i t h   d i r e c t   d i g i t a l   f r e q u e n c y  a n d   p h a s e   m o d u l a t i o n s , "   I E E E   M T T - S   I n t e r n a t i o n a l   M i c r o w a v e   S y m p o s i u m   D i g e s t ,   p p .   1 1 2 5 - 1 1 2 8 ,   2 0 0 9 .   [14]   C.   G.  Ekroot   an d  S.  I.   Long,   "A   GaAs   4 - bit   adder - ac cumula tor  c i rcu it   for  dir ect  d i git a l  s y n the sis,"   IEE E  Journal  o f   Soli d - State  C irc uit s,  vo l. 23,  no.   2,   pp .   573 - 580 ,   1988.   [15]   Sala h  H.  Ibr ahim ,   Sawal  H.  Al i ,   and   Sh.  Islam ,   "D esign  a  24 - bit s  pipeline   ph ase   a cc um ula tor   for  direct   d igi t a l   fre quency   s y nth esiz er , "  Int .   S ym p .   on   Ins .   &   Me as . ,   S ensor Ne t .   a nd  Aut o .   ( IMSNA) ,  vol. 2, pp. 39 3 - 397,   2012 .   [16]   B.   Ta p asvi,   K.  B.   Sinduri,   B.   G .   S.  S.  B.   La ksh m i,   and  N.  U.  Kum ar,   " Im ple m ent at ion  of  64 - bi t  kogge  stone  ca r r y   sele c t  add er   wi th   ZFC f or   eff i cien t  ar ea,"  IE EE Int .   Conf .   on   E le c . ,   Comp .   and  Com m . Technol ogi es ,   pp.   1 - 6 ,   2015 .   [17]   A.  Garg,  et  a l. ,   "A rea   eff ic i ent  m odifi ed  booth   adde r  b ase d  on   sklansk y   adde r , "  2nd  Int ernati on al  Confe r enc e   f o r   Conve rgenc e in T ec hnology ( I2CT) ,  pp.   308 - 312,   2017.   [18]   N.  U .   Kum ar,   K.   B.   Sindhuri ,   K.  D.  Te ja,  and  D.  S.  Sati sh,   “ Im pl ementa t ion  and  compari son  of  V LSI  arc hitect ur e s   o f   1 6 - b i t   c a r r y   s e l e c t   a d d e r   u s i n g   B r e n t   K u n g   a d d e r , "   I n t .   C o n f .   o n   I n n o v .   i n   P o w e r   a n d   A d v .   C o m p .   T e c h .   p p .   1 - 7 ,   2 0 1 7 .   [19]   A.  Bea um ont - Sm it h  and  L.   Ch eng - Chew,   "P ar al l el   pre f ix  add er  design, "  15th   IEE E  S ymposium  on  Computer   Arit hmetic ,   pp.   2 18 - 225 ,  2001 .   [20]   R.   Zi m m ermann,   "Bina r y   adde r   arc hitect ur es  for  ce ll - b ase d   VLSI  and  the ir  sy nth esis , "  Disertati on,   Doc tor  of  Techni ca l  Sc ie n c es,   Swiss   F ede ra l  Instit u te of   Tec hnology   Zur ic h ,   1998 .   [21]   A.  A nji t ,  et   a l. ,   "F PGA  base d  per form anc e  compari son  of  diffe r e nt  basic   add er  to pologi es  with  pa ral l el   proc essing   adde r , "   3rd Int .   C onfe renc e  on   E le c tronic s,   Comm unic ati on   and  Ae ros pace   Te ch nology   ( ICECA ) ,  pp.   87 - 9 2,   2019 .   [22]   S .   H.  Ibra him,  S .   H.   M.   Ali,   and M .   S.  Islam,  "H igh  spee d  dire c t  d igi tal  fre qu ency   s y nthe si ze r  with pipe li n ing  phase   ac cumula tor  b ase d  on  Br ent - Kun g  adde r , "  1 0 th  I EE E   Int .   Conf .   o n  Semic ondu ct or   Elec .   ( IC SE) ,   pp .   547 - 550 ,   2012 .   [23]   S .   H .   Ibra h im,  S .   H.   M.   Al i ,   a nd  Md.  S .   Isl a m ,   "H ard ware   i m ple m ent at ion   of  32 - Bit   h igh - spee d  di rect  dig i ta l  fre quency   s y nth esiz er , "  The   Scie nti fic  World   Jou rnal,   vol .   2014 ,   pp.   1 - 9 ,   2014 .   [24]   B - L.   T an ,   W - K.  Le e ,   K - M.  Mok ,   and  H - G.   Goh ,   "Cloc k  ga ti ng  i m ple m ent at ion   o n  comm erc ia l   fi e ld  progra m m abl e  gat e   arr a y   (FP GA ), "  4th  In t .   Con f .   on   E le c tric al ,   El e ct ronics  and   Sys t.   Eng .   ( ICEESE) ,  pp.   102 - 106 ,   2018 .   [25 ]   S .   H.  Ibra him,  S .   H.  M.  Ali  an d  S .   I slam ,   "Impl ementation  of  a  32 - bit   high  sp ee d  phase   accu m ula tor  for  direct   digi tal  fr eque n c y  s y nth esizer , "   As ian  Journal   of   S ci en ti fic  Re searc h,   vol .   7 ,   no .   1 ,   p p.   118 - 124 ,   201 4.   Evaluation Warning : The document was created with Spire.PDF for Python.