Int ern at i onal  Journ al of Ele ctrical  an d  Co mput er  En gin eeri ng   (IJ E C E)   Vo l.   9 , No .   6 ,  Decem ber   201 9 , p p.   4637~ 4648   IS S N: 20 88 - 8708 ,  DOI: 10 .11 591/ ijece . v9 i 6 . pp4637 - 46 48          4637       Journ al h om e page :  http: // ia es core .c om/ journa ls /i ndex. ph p/IJECE   Ful l on - ch ip low d ro pout  volt age r eg ul ator with an  enhanc ed   transient  respons e for low  power s ystems        Hatim  Ame z i an e ,  K am al Zared, Hi ch am Akh am al ,   Ha s sa n  Qjid aa   CED - ST,   L ESS I,   Facu lty   of  Sci e nce s ,   Sid i  Moha m ed  Ben  Abde llah  Univer si t y ,   Morocc o       Art ic le  I n f o     ABSTR A CT   Art ic le  history:   Re cei ved   Ja n   20 , 2 01 9   Re vised  Jun   7 ,   201 9   Accepte d  J un   25 , 201 9       A  full   on  ch ip   low  dropout  v olt ag e  reg u la tor   (LDO)  with  f ast  tra nsi ent  response  and  sm al l  ca p ac i tor  c om pensa ti on  ci r cui t  is  proposed .   The   nove l   te chn ique   is i m ple m ent ed to  dete ct   the   v ariati on  v olt ag e  at   the   out put  of  LDO   and  ena b le   the  proposed  fast  det e ct or  amplifier  (FD A)  to  i m prove   loa d   tra nsien t  respon se  of  50m A  loa d  step.   Th e  la rg e  externa l  ca p acitor   used  in   Convent ional  L DO   Regul at ors  is  removed  al lowing   for  gre at er  p ower  sy st em   int egr at ion  for  s y stem - on - ch ip  ( SoC )  appl icati o ns.  The   1 . 6 - V  Full  On - Chip   LDO  volt ag e  re gula tor  wi th  a  power  suppl y   o f  1. 8  V  was  d e signed  and   sim ula te d  in  th e  0. 18µm   CM OS   te chnol og y ,   consum ing  only   14  µA   of   ground  cur r ent  with  a  f ast   sett li ng - t ime  LNR(Li ne  Reg ula ti on)   and   LOR(Loa d  r egulati on)  of   928ns and   883 ns re spec t ive l y   whi le   the ri se  and  f al l   ti m es  in LNR a n d  LOR  is 500 ns .     Ke yw or d s :   Em bed ded syst e m s.   Fast detec to r  a m pl ifie r  (fda )   Fu ll  on - chi p  lo w dropo ut  regulat or ( L D O)   Lo w  power   Sett li ng  ti m e   Syst e m  o n  c hi p (So C )   Copyright   ©   201 9   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   Hatim  A m ezi a ne,   Ph ysi cs  dep a rt m ent CED - ST,  LESS I, Fac ulty  o f  Sciences   Dh a r  El M e hr a z,    Sidi Mo ham ed  B en A bd el la h  Un i ver sit y,   BP 1796 , 300 03 Fez , M orocc o .   Em a il :  hatim .a m ezi ane@u sm ba. ac.m a       1.   INTROD U CTION     In  the  past  fe w  decade s,  t he   low  dropo ut  volt age  regul at or   (L DO)  ha s  bee n  ge neral ly   need e d    in  Syst em   on   Chip  ( So C )  de vices.  T his  L DO   i nvolv e s  pro vid in g   acc ur at e  fe at ur e s  su c h  as  fast  tr ansient   respo ns e  a nd  l ow  quie sce nt  current.   T hese   chall en ges   in vo l ve  a n  i ncr e asi ng  dem and  for  higher   le ve ls  of  integrati on  on   the  chip.   Usi ng   m ulti ple  lo cal   on - c hip   volt age  re gu la t o rs  is  an  ad va ntage ous  m e t hod  in   the  S oC  d evel op m ent  [ 1,   2].   Especial ly ,  w her e   the  re du c ti on   of  po wer   consum ption   i s  re qu i red,  the   la te st  gen e rati on  of   LDOs  offers  the  optim al   so l ution   f or  pow erin g  ci rcu it ry   in  m any  of   t he  em bed ded   syst e m   app li cat io ns .  I n  fact,  they   can  delive r  accurate  an d  re gula te d  supp ly   vo lt age s  for  noise - se ns it ive  analo g    blo c ks   [ 3,   4].  These  a dvanta ges  m ake  LD Os  e xtensiv el y   require d  in  powe r  m anag e m ent  of   the  e m bed ded   syst e m s  between   the  s witc hi ng   powe r  co nverter s  (SWP C)  an d  the  oth er -   anal og   ci rcu it ries  to  e ve ntu al ly   increas e t he ba tt ery li fetim e.   In   [ 4],  an  a ddit ion al   fe ed bac k  path  guara nte es  the  sta bili ty   at   the  ex pe ns e  of   t he  qu ie sce nt   current  of  65   µ A.   I n  co nventio nal  LD Os  [ 5 - 7],  ad din g  a  la rge  ou t pu t  capaci to r  ( up   t o  4.7µF)   i s  necessary  to   locat e   the  dom inant  po le   at   lo w   frequ e ncies  s o  that  achieve s  good  f re qu e ncy   com pen sat ion.  The  la r ge  outp ut   capaci tor   occ upie s  a  la rg e   c hip - area.   I n  orde r  to   desig n  a  f ull  on - chi p  L D O  re gula tor,  the  num ber   of   com pen sat ing  capaci tors  m us t  be  reduce d  [ 7 ] .  Se ver al   LD O  regulat ors  s uitable   f o r  on - chip  i nteg rati on  hav e   recently   be en   desig ne d  [ 8 – 1 9 ] .  Howe ver,  existi ng  s olu ti on s   on ly   par ti al ly   add re ss  previ ou sly   m entioned  issues.    The  com pen sat ion   te ch nique  of   the  dam pin g  facto r  in  [ 9 ]   offer s  a  high  powe r  sup ply  rej ect ion   rati o  (P SRR )  ( - 30   dB   at   1  MHz),  bu t  the  re gu la t or   is  not  sta ble  at   a  low  load  current.  In   [ 10 ] ,  a  sy m m e tric   sing le  Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t  J  Elec  &  C om p  En g,   V ol.  9 , N o.   6 ,  Dece m ber  2 01 9  :   46 37   -   4648   4638   end e d - casca de - com pen sat io n  te chn i qu e  is   a pp li ed   to  sta bili ze  the  regula tor  ov e r  the   f ul l  ran ge   of  tra ns ie nt  load  cu rr e nt,  there by  rem ov ing   a ny  add it io nal  ci rcu it ry  [ 4]  at   the  pr ic e  of   l arg e  act iv e  area  occupati on s  by   the MOSFE T capacit or s i nteg rated on  the sy stem . To  achieve a  fu ll  on - c hi p  LD O  in [ 8 ,  12 ,  14 ] , th e tec hniq ue   of  neste d  Mi ll er  c om pen sat ion  ( NMC)   is  use d  i n  [ 8 ] ,   to  r edu ce   the   re qu ired  Mi ll er  ca pa ci ta nce  an d  c on t ro l  the  dam pin g  f r equ e ncy  sim ul ta neously .  The   fu ll   on - chi p  L DO   ar chite ct ur e  schem e  with   adap ti ve  f re quency  com pen sat ion   i n  [ 1 2 ] ,  w hic h  gu a ra ntees  sta bili ty   ov er  the  fu ll   ra ng e  of   tr ansient  an d  al te rn at in g  loa d  c urren t,   at  the expe ns e  of g ai n  a nd sys t e m  r apidity .   In   [ 20 ] ,  a   push - pull   error   am plifie r  was  us e d  to  in j ect   m ore  cur re nt  to  qu ic kly  char ge  a nd   discha rge   the  the  powe r  transist or   gate  capaci tors  duri ng   l oa d  tra ns ie nt  va riat ion s  a s  well   as  to  ge ner at e  a  c onsid erab l e   current  i nto   th e  load  but  only   at   the  condit ion   if  a   la rg e   input  volt age  is   app li e d ,  in  a ddit ion   t he  sta bi li ty   of   the  LD O  goes   dow n  at   low  load   c onditi ons   cau s ing   out pu t  vo lt age  va riat ion s .  I n  [ 2 1 ] ,  the  s ub t hr e sh ol d    sle w - rate  enh a ncem ent  te chn iqu e  ( SSE )  w as  propose d,   i n  w hich  al l  trans ist or s  of   BIAS   work   i n  the  su bt hr e shold   r egio n.   A n  im po rta nt  en ha nce m ent  respo ns e  tim e  is  i m pr oved  at   the   co st  of   a   la r ge  a rea,   w hich  is  unsu it able  f or   So C  so l ution s .  In   [ 2 2 ]   a   Slew - rate  E nhancem ent  (SR E)  ci rc uit  w as  pro posed ,  with  a   band width l ess  than 5 0   he rtz  unde r  f ull v olt age s wing,  whi ch  is  not rec omm end ed  for hi gh  fr e qu e ncy sy stem .   In   this  pap e r,   a  Fu ll   on - c hip   LDO   f or   lo w  powe r   em bed de d  syst em s  is  pro po se d.   T he  key  featu res   are  to   gua ran t ee  the  syst e m   sta bili ty   and   el i m inate   the  need   of  any  la r ge   pa ssive  de vices  and   a ny  of f - c hip  capaci tor  w hich  is  not  recom m end ed   in  t he  S oC  desig ns   as  the  case  pr ese nted   i n  [5 - 7]   an d  [2 3 ]  sh ows .   The  so l ution   presente d  in  this  work   pu rsu e s   the  sa m e  ob je ct ive  pr ese nted  in  [2 0 - 22 ] ,  wh ic h  is  enh a nc i ng   the  respo ns e  ti m e   wi th  a  fast  set tl ing - ti m e   witho ut  dete rio r at ing   the  gai n  band width   to  a ddress  the  m entioned  issue  in  [2 0 - 22 ] .  B y  us i ng  a  si m ple  fast  detect or  am pli fier   a nd  sm all   on - c hip   c ompen sat ion   capa ci tor s,   the  pro pose d  c ircuit   achie ved  a  low  quie sce nt  cu rr e nt  an d  m ini m u m   un de r/o ver - sho ots  over  t he  f ull  ra nge  of  transient  loa d  current ,  t her e f or e ,  m aking   it   su it able  f or   lo w  powe r  ap plica ti on s  an d  pr esenti ng  a  so lu ti on   of   the  pro blem s   sh ow n  in  [ 4,  8],   wh il e  gu aran te ei ng  sta bili ty   un der   a ll   op erati ng  conditi ons .  Mo rev e r,   an   optim iz ed  on - c hip   act ive   area   is  achieved  du e  to  th e  low  num ber   of   pole s  and  zero s .  T he  ci rcu it   i m ple m entat io n of t he pr opos ed  L D O  is  org anized a s foll ows:       2.   PROP OSE D L DO  ST R UCT UR E   The  ci rcu it   im plem entat ion   of  the  pro pose d  L D O  is  s ho wn  in  Fig ur e   1,   M 1 - M 1 7 ,  M b1 - M b2   a nd    R 1 - R 2   f or m   the  s ource   dr i ven  c urren t   operati onal   e rro r  am plifie r  ( E A) .   M 18 - M 21 ,   R 3 - R 5  a nd  C f   form   the  pr opos e d  Fast  Detect or  Am plifie r,   Th e  sy m m et rical  operati onal   a m pl ifie r,   M 22 - M 29   an d  M b 3   form   the  volt age  buf fer   sta ge ,  it   serv es  te ch n ic al ly   to  isolat e   the   loadi ng   e ff ect s   as  well   as   isolat e s  the  input   wh ic h  is  the  gate  of  t he  tra ns ist or  M 26   from   the  ou t pu t  w hich  is   th e  fee db ac k  net work  a dju stm e nt  s o  that  pro vid e  a n  a m ou nt  of   c urren t  to  the  c urre nt  operati onal   EA  [ 2 4 ] .  PT  is  the  P ower  T r an sist or  PMOSFE T  f or m ing   the  outp ut  sta ge .  The   cl ass - A B  pu s h - pull   E A  sc hem e  sh ould  offer   l ow   powe r  dissipati on,  a nd  it s  bias  current  sh oul d  be  a s  low  a s  possi ble,  in  order   t o  dr i ve  the  PT   gate  an d  t o  a chieve  a  good   correct ive  fee db ac k    act ion   [2 0 ] .            F igure  1. Ci rcui t im ple m entati on of t he pr opose d  L D O   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Full o n - c hi p  lo w dr opout volt ag e  re gu l ato r  wi th an  e nhanc ed  tr an sie nt   …  ( Ha ti m  A mezi ane )   4639   2.1.    Prop os ed   f ast  detect or am pli fier  (F DA)   To  e nh a nce  th e  transie nt  res pons e ,  a  no vel  te chn i qu e  is  i m ple m ented  in  this  pro po se d  str uctu r e     as  show n  i n  Fi gure   2.   T he  M 21   tra ns ist or  is  us e d  to  tra ns m it   th e  outp ut  volt age  var ia ti on  du e  t o  the   va riat ion  of   t he  loa d  c ur ren t  to   act ivate   the  Fast  Dete ct or   Am plifie r  blo c k  (FDA ).  The  c ontr ol  sign al   t hro ugh  M 21   is  conve rted  to  c urren t  a nd   am plifie d  by  the  c urre nt  m irror  M 19 - M 20   that  al lows   m or e  c urr ent  direct  to  t he   load   thr ough the   C f   capaci tor  after wa rd s .             Figure  2. Sc he m at ic  o f  the  fa st detec tor  am plifie r  (FD A)       Wh e n  the  l oa d  dem and s  m or e   cu rr e nt  a nd  th e  E A  is   incapa ble   t o  c orrectl y  dr i ve   the  gate  of   the  powe r  tra nsi stor  to  pro vid e  the  loa d  c urre nt  de m and e d,   the  ca pacit or  C f   f un ct io ns   as   a  current  pro vid e r  path  to  the  loa d  that  assist s  the  re gu la ti on  s yst e m   to  recov er  the  nom inal  value  of  outp ut  vo lt a ge  with   a  ver y  sh ort   set tl ing   t i m e  as  detai led   in  Fig ur e   2.  W he re,  I load ,  V out ,  I f ,  V out _ un de r   and   V out _ ov e r   are  res pe ct ively   the  loa d  cu rr e nt,  the  nom ina l  ou t pu t  vo lt a ge,   t he  cu rr e nt   inj ect e d  by  t he  F DA,  the  ou t pu t  volt age   whe n  I load   ste ps   from   lo w  t o  high   lo ad  c urre nt  a nd  t he   outp ut  vo lt age   when   I load   ste ps   from   hi gh  to   lo w   load  c u rr e nt.    The  var ia ti on  of   t he  ou t pu t  vo lt age   act ivate s  the  fa st  det ect or   am plifie r.   I n  the  ca se  of  a  drop  of   ou t pu t  vo lt a ge,  an  am ou nt  of  current  is  i nj e ct ed  to  the  l oa d  th rou gh   C f   cap a ci tor.   In   t he  case  of  overl oa d,   the  sen se  of  c urren t  t hroug h  C f   wi ll   be  c hanged   an d  ti ed  t o  the  LD O  groun d  acr os s  t he   netw ork  resi stors .   This  var ia ti on i s g i ven b y:     ∆  = ∆ (  − 20 ) = 1 − 18 20 18 20 1 − 20 ∆    (1)     W it h   = 5 5 + 4       Wh e n     ( ) = ∆  ∆ =   1 − 18 20 18 20 1 − 20 ∙ ∙ ∆  ∆   (2)     Wh e re  gm 18 ,   gm 19 ,  gm 20 ,  r 18,  r 19  a nd  r 20  are   the   transc onduct a nce  a nd   t he  r esi sta nce  of  transisto rs   M1 8 ,  M1 9   an d  M2 0   resp ect ively , VD 20 is the  dr ai n  volt age  of transist or  M 20, a nd  β   is t he  rati o of   vo lt age  d i vid e r  circuit as  sho wn in  Fig ur e   2.  Th e re a re thre e cases to  cons ider.   Ca se  1 :  Lo w  t o  hi gh   l oad  cu r ren t:   the  ou t put  vo lt age  dro ps  ( ∆ V out < 0 ) ;  g m 18   an d  gm 20   increase  a nd   f ulfill  the  c onditi on   g m18 g m20 r 18 r 20 β ≫ 1 .  T hus,   m or e  current   f r om   the  FDA   bl oc k  bei ng  direc te d  towa rd s   the   outp ut  syst em   thr ough   C f   wh e n  the  powe r  tr ansis to r  ( PT )  is  not  able   to   pro vi de   the  c urren t   de m and ed .  The   current   I f   inj ect ed  t o  t he  ou t put  of  LD O   th r ough  t he  ca pa ci tor  C f   is  con t ro ll ed  by  the  F DA   gain .  I n  fact,  the  drop   of   V out   dec reas es  the  gate  volt age  of   M1 8   thr ough   dro pout  volt ag e  in  resist a nc e  R5  a nd   c re at es  current  i n  tra ns ist or  M 19.  A s  res ult,   the  cu rr e nt  pro vid e d  by  M 19   is  am plifie d  by  cu rr e nt  m irror   M1 9   -   M2 0 .  Co ns eq ue ntly ,  m or e  cu rr e nt  is  inj ect e d  to  the   loa d  t hro ugh  C f   an d  th e  outp ut  vo lt a ge  of  L DO  re cov e rs   it s  no m inal  value   w it h  a  sm al l  Unde rsho ot.   Ca se  2 :  w hen  V out   rec ov e rs   the   nom inal  value,  the  c urre nt  th rough   M1 8   and  M1 9   ta ke s  it s  m ini m u m   val ue  and   g m18 g m2 0 r 18 r 20 β ≈ 1 .  Th us ,   t he   volt age   var ia t ion  acr os s   C f   be c om e  neg li gi ble  an d  the   c urre nt   flo wing  to  the   ou t pu t  of   t he  syst e m   is  al so   neg li gi ble.  Co ns e qu e ntly ,  th e  LD O  operat es  in  norm al   conditi ons.   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t  J  Elec  &  C om p  En g,   V ol.  9 , N o.   6 ,  Dece m ber  2 01 9  :   46 37   -   4648   4640   Ca se  3 :  high  t o  lo w   loa d  c urre nt:  the  outp ut  volt age   bec om es  gr eat er   ( ∆ V out   >0 ),   both   gm 18  an d  gm 20  decr ease   a nd  t he  co ndit ion  g m1 8 g m2 0 r 18 r 20 β ≤ 1   is  sat isfie d.  I n  this   case,   th e   cu rrent   th rou gh  C f   changes  di recti on   a nd   f ollo w  to  the  groun d  thr ough  FDA  instea d  of  the  s yst e m   ou tp ut  and   a  la rge   par t  of  ov e rloa d  cu r re nt  dire c te d  towa r ds   th e  com pen sat io n  capaci to r  C C   to  the  gate  of  th e  power  transisto r.   C onseq uen tl y,  the  ov e rloa d  c urre nt  re directed   to   the  gate  of  the   PT  th rou gh  ca pacit or   Cc ,   that  helps  the  m ai n  loo p  to  r ecov e r  the  c ontrol  of   t he  pow er  transist or   P T .  as  a  resu lt ,  the  PT  sto ps  pro vid in g  t he  c urren t t o  the  lo ad  that  not  de m and ed .            Figure   3 .   Sim ulati on  of t he  c urre nt in j ect io n by the  pro pose d  fast d et ect or   a m plifie r       Fo r   e xam ple,  wh e n  I L oad ste ps   f rom   low  to  high   loa d  with  ca pa ci ta nce  C out of   10 0pF  at   t he  syst e m   ou t pu t,   only   I f =10 µ A  pro du ce d  by  t he  propo sed  F D A  ci rc uit  is  enou gh   t o  c om pen sat e  the cu r ren t dr a w n  from   capaci tor   C out   to   th e  loa d,  wit h  a n  un der s hoot   of   100m V  withi n  le ss  tha n  1µs   s et tl ing   ti m e.  In  the   ot her  case ,   wh e n  I L oa d   ste ps   f r om   hig h  to  lo w  load,  an d  with  a  sm a ll   resist a nce  at   the  outp ut  of  the  seco nd  sta ge   of  E A,  the  discha r ge  of   ca pacit or   at   the  PT  gate  is   bein g  faster .  As  a  co ns e qu e nt,  the  syst em   recover s  the  nom inal  value  of  the   ou tpu t  vo lt ag e.  F igure  3  dem on stra te s  the  c urr ent  in j ect io n   I f   of  the  F D A  at   th e  f ull  load   cu rren t   range.       2.2.    Tr an sie n t  res po nse  com pen sa ti on   The  sim plifie d  blo ck  diag ram   of   this  pro pos ed  LD O  is  pr e sented  in  Fi gur e  4,   an d  the  pa rasit ic   gate   capaci tors  C GS   an d  C GD   are   ta ke n  int o  c onside ra ti on .   C oa1 ,   C oa2 ,   C c   a nd  C out   are  th e  e qu i va le nt  outp ut  capaci ta nces  of  the   EA ,  vo lt age  buff e r,  the   com pen sat io n  capaci to r  a nd  the  loa d  capa ci ta nce  res pect ively .  R oa 1 ,   R oa 2 ,  r p   an d  R L   are   t he  e quivale nt  ou t pu t   resist an ces   of  t he  E A ,  t he  volt ag e  buf fer,t he   P T  an d   the  eq uiv al e nt  load  of   t he  L DO   res pecti ve ly .  The  pa rasit ic   capaci ta nce s  of   t he  fa st - de te ct or - am plifie r  are   m uch  sm a ll er th an  th os e  of th e PT.     The  la rg e   out put  ca pacit or  C out   is  us e d  to  e nsure   sta bili ty   at   al l  o pe rati on  c ondi ti on s,  w hich   c auses   a  pro blem   of   integrati on  on  a  So C  du e   to  it s  la rg e  ocupie d  area.  Howe ver,   the  dom inant - po le   m us t  be  l ocated  inside  the   lo op  of   t he  fee dbac k  net wor k,   a nd  the  tra ns ie nt  c on t ro l  si gn al   m us t  pro pa gate  a t  the  PT  gate,  s ince   the   gate  capac it ance  of  t he  P T  C G   ≈  C GS   + C oa2 + ( C c + C GD ) A Pass .T he  e qu i val ent  resis ta nce  at   the   outpu t   of   the  erro r  am plifie r   R oa2   act s  as  a  curre nt - volt age - c onve rt er.  Co ns e que ntly ,  this  co nverter  ca us es   a   pro pag at io n - de la y  pr oport io nal  to   R oa 2 C G .  W he n  the  gate  ca paci tor  of   t he   PT  bec ome s  enlar ged,   the pr op a gatio n - delay  w il l be  longe r.     Wh e n  t he  lo ad   cu rr e nt  I L oad increa ses,  the   PT   ca n  pro vid e  t he  require d  loa d  current  only   w hen  the  gate  volt age   V G   m ov es  cl os e  e nough  to  it s  s te ady - sta te   wit hin   a   delay - ti m e   t p ,  wh ic h  is  relat ed  to   E A’s   par asi ti c  pole s .  The  ra pi dity   of   the  L D O  is  ty pical ly   ass ociat ed  to  the   PT  pro pag at i on - delay   and   can  be   wr it te n  as  g m2   / C G ,  wh e re  g m2   is  the  error   am plifie r   transc onduct a nce  of   t he  sec ond  s ta ge  in  s m al l  sign a l   represe ntati on ,   the   value   of   g m2 is  te ch nical ly   li m it ed.   The refo re,   the   im ple m entat ion  of  a n  aux il ia ry  ci rcu i t  is  involve d  to  c ha rg e  quickly  th e g at e ca pacit or  of  t he  P T.   The  Fast  Dete ct or   Am plifie r  (FDA )  pro posed  i n  this  w ork  prese n ts  the   co re  of   t he  c om pen sat io n  ci rcu it ,  as   sho wn  in  Fig ur e   4.   The   volt age   va riat ion s   at   the  F ull - on - Chi p  L D O  ou t pu t   are  sense d  an d  th e n  even t ually   co nverte d  int o  a n  am ou nt  of  c urren t     I f   by  the   FDA.   Wh e n  the  PT   is  un c apab le   to  s up ply       I l o a d   I f   V o ut   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Full o n - c hi p  lo w dr opout volt ag e  re gu l ato r  wi th an  e nhanc ed  tr an sie nt   …  ( Ha ti m  A mezi ane )   4641   the  require d  l oa d  c urre nt,  at   t his  m om ent    I f   w il l  be  s upplied   into  t he  Fu ll - on - C hip  L DO  outp ut.  When   a   load  ste p  cu rr e nt  ∆ I L O AD   is  dem and ed ,  a n  outp ut  volt age   rip ple  ∆ V O UT   is  produced ;  t he  e xtra ct ed  cu rr e nt  f r om   PT  gate  ca pacit or s   flo ws   thr ough   C c   a nd   C f   unt il   the  PT’s  drai n  cu r ren t  ∆ I DS − PM   rec om penses  ∆ I L O AD ,  al lowi ng   the outp ut  vo lt age  V out   to  return  quic kly bac k  t o t he  ste ady stat e .    Using  t he  Co nc eptual  st ru ct ure  ci rc uit  in  F igure   4,   t he  c urren t  flo wing   in  the   fee dba ck  resist ors  R F1 and  R F2   is  c on si der i ng  ne glect ed  due  t o  t he ir  la r ge  para m et res,   the   ga te   va riat ion  of  the   PT   t o  reco m pen sat e t he variat io n of  ∆ I L O AD   co rr es ponds t o:     ∆ I L O AD ≅ ∆ I DS − PM ≅ g mp ∗ ∆ V g ≅ g mp C c C G ∆ V V O UT     (3)           Figure  4. Co nc eptual str uct ure o f  the   pro pos ed full - on - c hip LD O       Fo r  e xam ple, w he n  Il oad  ste ps  fro m  0  to  50  m A  with a  m a xim u m  o utp ut r ip ple o f 100  m V  and  u sin g  the  values   of  g mp =5   mA / V   (no   loa d)  an d  C G =5 0   pF ,  the  c ompen sat ing  ca pa ci ta nce  C c   is  in  t he  orde r  of  5 nF .  The  w orst - case   sce nar i o  w he n  the  transie nt  operati on  go es  f ro m   low  to  hi gh  loa d  cu rr e nt,  PT  re qu ire s  a  la rg e  couplin g  ca pa ci ta nce.  T hus,   the  re qu ire d  couplin g  ca pa ci tor  is  t oo  la rg e   to   be   inte gr at e d.   The   pr opos e d  te chn iq ue   is  use d  t o  dec reas e  the   siz e  of  C c   w hile  m ai ntai ning  t he  sta bili ty   and  im pr ov in g  t he  tra ns i ent  respo ns e,   the parasi ti c  capaci ta nces o f   the   F DA  are   ne glect ed,   a nd  t he  c urren t flo wing  t hro ugh  Rf 1  a nd Rf2   i s   neg le ct e d,  t he c urren t l oad va riat ion   ∆ I L O AD corres ponds t o:      ∆  =  ∆ + ∆ + ∆  ≅  ∗ ∆  +     ( 1 − 18 20 18 20 ) ∆  +  ∆    (4)     ∆ I C out   Corres pond to  the c urren t  va r ia ti on  v ia  the  outp ut - ca pacit or.   Fo r   the   analy sis  of  the   pro po s ed   ci rcu it ,   consi der i ng  th e  sim plif ie d  open - lo op  c harac te risti c  of   the  L D O’ s   c om pen sat ion   sc hem e  sh ow n  i n  Fig ur e   4.   T he  c urre nt  in je ct ed  th r ough   C f   is  inc rease d  by    factor   ( 1 − g m18 g m20 r 18 r 20 β ) ,  w he re   A d   is  the  FDA  gai n.   T his   al lows   us   t o  re d uce  the   value  of   the  capaci to r   C f .  Be sides,  g m2 0   an d  r 20   are  not  to o  la r ge  to   af fect  the   sta bili ty .  Acc ordin gly,  the  F DA  ef fects  in  the  f ull - On - Chip   L DO   a re  act ive  ei th er  in   over - loa d  or   unde r - l oa d  var ia ti ons.   Fig ur e   11( b)   show s   the  i m pr ovem e nt  of   t he  tra ns ie nt  res pons e  at   fu ll   loa d  us i ng  the  propose d  FDA  com pensat ion ,  wh ic h  yi el ds   reducti on in  un der s hoots  w it h  capaci tor  v al ue  of  C f   is 3 0   pF   and of  C c   is 1 0   pF .     2.3 .     Frequenc y  res po nse  of  th e  p roposed L DO   The  i ntern al   l oop  of  the   f ull  on - c hi p  LD O  vo lt age  re gu la to r  is  com pr ise d  of  se ver al   em bed de d  pole s,   wh ic h  hav e   de tri m ental   eff ec ts  on  the   sta bil it y.  Con side rin g  the   sam e  con cept ual  str uct ur e   in  Fig ur e  4  a nd   without  us in g  the  c om pen sa ti on - ci rc uit,  t he   LD O  will   ha ve  th ree  l oca te d  pole s;   P 1 :   at   the  outp ut  of  the     error - am plifie r, P 2   :  pole   at   the   gate  of  the   powe r  tra ns ist or   an d  P 3 :po le   at   the  ou t pu t  of   t he  L DO  volt ag e   regulat or :     1 = 1  1  1 ⁄     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t  J  Elec  &  C om p  En g,   V ol.  9 , N o.   6 ,  Dece m ber  2 01 9  :   46 37   -   4648   4642   2 = 1  2 (  2 +  +   ) ⁄   (5)   3 ≅ 1  (  +  ) ⁄       The  e quivale nt  outp ut r esi sta nc e can be  w ritt en  as   R out ≅ r p / / ( R F1 + R F2 )   / / R L   Wh e re  r p   and   A pass ar e  the  total   resist ance  bet wee n  the  dr ai n  a nd  sou rce  of  th e  PT  an d  it s  volt age   gain   res pecti ve ly .  Wh en   r p   an d  A pass   inc rease  a nd  de crease  due  t o  the  loa d  cu rr e nt   va riat ion s,   th e  tw o  pole s   P 2   an d  P 3   m ov e  to   the  L DO   out pu t  t o  lo w  fr e qu e ncies  th us  sign ific a ntly   aff ect in g  the   syst e m ’s  sta bili t y,     since these  pol es are  ve ry sensi ti ve  to the  ou tpu t l oa d  c on diti on s.           Figure  5. Eq ui valent sm al l - si gn al  m od el   of the  pro po se d v ol ta ge  re gu la to r, i nclu ding t he FD A path       At  lo w  l oad  c onditi ons,   the   e qu i valent  outp ut  re sist ance  i nc reases,   an d  co ns e qu e ntly   the  po le   p 2   will   be  pushe d  to   the  lo w   f requ encies  beca us e   of  t he  unde sired   par asi ti c  pole s,   since   the   pa rasit ic   ca pa ci tor  C GD   gen e rates   the   rig ht - hal f  plan e  (R HP)  ze ro  Z 1   ( G mp / C GD ),   w hich   r e du ce s  t he  l oop  phase   m arg in  of   the f re qu e ncy r esp on se . Th e re fore,  the LDO  syst e m  w it ho ut u sing  the c ompen sat ion - ci rc uit  m ay  no t be stable  especial ly  at n o  loa d  c onditi on   The  t opology’ s  trans fer  f un ct ion   ca n  be  ob ta ine d  by  usi ng   t he  e quivale nt  sm al l - sign al   m od el   represe ntati on  of  the  pro po sed  str uct ur e  sh ow n  in   Fig ur e  5.  T he  M il le r  capaci ta nc e  is  acco unte d  f or   C G ≈ C GS + A pass   ( C oa2 + C C + C GD ).   The  c onti nu it y  of the c urre nt a t t he  PT  g at e a nd outp ut  node s proves t hat:     { − 2 1 =  2 + (  +  2 ) + ( +  ) ( −  ) −  = +    + ( +  ) (  − ) +                                    (6)     Wh e r e :     1 = − 1 1 ,      =  ( 1 +  20 ) 1 + (  + 20 ) ,   1 =  1 1 +   1  1 ,   =  + ,   =  +  2     ( ) = 1 2  1  2 ( 1 −  ) ( 1 + 20 ) ( 1 +  1  1 ) ( 1 +   2 ) [ 1 +  +  2 ]                                       (7)     Wh e re:     a=   ( 1  [ 20  2 (  + ) +  ( + ) + 20 ( + ) ] + 20 )     b=  1  [ (  ) ( + ) 20 + 20 ]     Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Full o n - c hi p  lo w dr opout volt ag e  re gu l ato r  wi th an  e nhanc ed  tr an sie nt   …  ( Ha ti m  A mezi ane )   4643   The   (7)  s heds  li gh t  on  t he  im portant  e ff ect   of   t he  F D A  ci r cuit  an d   the  use   of  Mi ll er  co m pen sat ion .     The  neg at i ve  eff ect   of   t he  RHP  ze ro   ( g mp / C m )  on  the  sta bili ty  of  the  sy ste m   will   be  ca nce le d  easi ly   by   the  L HP  ( 1/ r 20 C f ).  I n  t his  case   the   bo t h  R HP  an d  LHP  zer os  are   placed   at   ver y  high  fr e quenci es  (> 2.5  G Hz ).    To  analy ze  the  transf e r  func ti on   in  (7),   wi th  two  orde rs  at   den om inator  (1 +a S+b S 2 ),   there  are  tw o  cases     to consi der .     Ca se  1:  low  t o  hi gh   outp ut  current:  g mp   incre ases  an d  with   the  ci rcu it   str uctu re  an d  para m et ers   transisto rs  ( g mp ≈ 551m A/V  (at  f ul l - load),  r p =3. 8 ,  r 20 =2 08 ,  R oa 2 ≈380K ,  C f =30pF ,  C c =10pF ,  C GD =8p F ,   C GS =2pF a nd  C out =100 pf).   To  sim plify  the  (1 +a S+b S²)  e xpressi on,  co nsi der in g  th e  tw o  f ollo wing  ap pro xim a ti on s: R oa 2 > >   r p   And   C f r 20 r p > >   C out   . T he  fac tors o f  tw o ord ers  at   denom inator bec om e as foll ow s:     a=   ( r 20 r p g mp C m [ ( C G + C m ) C f + r p g mp C m C f ] )    an d    b=   r 20 g mp C m [ C out C G C f + C G C f C m ]     The  c onditi on  ∆ = a 2 − 4b > 0   will  b e  ver ifie d an d  ca n be e xpress ed  as  fo ll ow s:      + ( + ) − 2 √ (  ( + ) 20 ) > 0                                               (8)     At this c onditi on, th e  syst em   po le s  are give n by:     1 = − 1  1  1 ,       = 1   2     3 , 4 = − ( 20  [ ( + ) +  ] ) ± √  + ( + ) − 2 √ (  ( + ) 20 ) 2  [ 20  + 20 ]   (9)     The  de no m inator  of  the   tra ns f er  f unct ion  in  ( 7)   co ntains  a   fi rst  pole   P 1   occurs  at   the  outp ut  of  the  E A   placed   at   high   fr e qu e ncy  C oa1   (   a  fe w   fF), ,  a   dom inant  pole   P d   d ue   to   the   c ompen sat ion  ca pa ci tor  placed   at  low  f reque nci es,  the  thir d  and   four t h  po le s  are  locat ed  m uch   after   the  Tran sit io n  fr e quen cy   at   hig h  fr e qu e ncies  a nd  ha ve  no  ef fe ct   on   t he  LD O   sta bili ty   wh ic h  justi fy  that  t he  prese nted  F DA   im ple m entat ion   op e rates  on ly   wh e n  t he ov e r a nd un der loa d wit h g uar a nte es the sta bili ty  in  al l o utput l oa d  c onditi ons.   The  fa st - detect or - am plifie r  op erates  in  t he  transient  reg i m e  to  red uce  the  sp i kes  at   the  outp ut  of   the  LD O  wh e n  the  cu rr e nt  lo ad  s witc hes  ei ther  from   it s  m axim u m   to  the  m ini m u m   or   vice  ve rsa,   unli ke  i n   the no rm al  o per at ing co ndit ion s,  t he FD A be com es inact ive and the  curre nt  at the PT  g at e  b ec om es:     { = ( −  ) =  + ( −  ) = − 2 1 − 2                                                                               (10)     Wh e re     ≃ r p 1 +    2 =  2 1 +   2   .      The o pen - lo op  trans fer   f un ct io n  in  this case  is  expres sed  as  f ollows:     ( ) ≃   1 2   1  2 ( 1 −  ) ( 1 +  1  1 ) [ 1 + (  2 ( + ) + ( +  ) +  2  ) + 2 (  2 (  + +  ) ]       (11)     The p oles obta ined  ca n be  ex pr ess ed  b y:     1 = 1  1  1 ,     = − 1 (  2 ( + ) + ( +  ) +  2  )     Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t  J  Elec  &  C om p  En g,   V ol.  9 , N o.   6 ,  Dece m ber  2 01 9  :   46 37   -   4648   4644   2 = − (  2 ( + ) + ( +  ) +  2  ) (  2 (  + +  )                                           (12)     As  il lustrate d  in  ( 11),  a nd  w it h  a  sm al l  ca pacit or   C oa 1 ,  the   pole   P 1   is  locat e d  at   hig h  fr e que ncy;     it s  eff ect   on   s ta bili ty  is  neg le ct ed.   The  dom inant  po le   at   the  EA  ou t put  is  the  on ly   po le   locat ed  befor e   the  U GF ,  w hich  ex plains  it s   influ e nce  on   the  open   lo op  fr e qu e ncy  re s pons e .  D ue  to   the  EA  a rc hitec tur e   dep ic te d,  the  do m inant  pole   P d   i s  pu s hed   t o  hi gh e r  pa rt   of   the  fr e qu ency  axis  w he n  R oa2   decr eases.   On  the  c ontra r y,  w hen  g mp   decr e ases  at   the   lo w   load   cu rrent,   the  disp la cem e nt  of  P d   to wards  the  le ft  par t  of   the  f reque ncy  axis  ca us ed   by  the  i ncr ease   of  r p   rem ai ns   very   sm a ll .  Fr om   (12),  the   sta bil it y  is  no t  a ff ec te d  because   of  t he  pr ese nce   of   th e  PT   r esi stor   r p at   the   nu m erator  an d  de nom inator,  the   locat i on  of  t he  pole   P 2   at   high  fr e qu e nci es stay s n ea rly  the sam e, r ega r dless  of the l oa d  c urren t c ondi ti on s.       3.   SIMULATI O N RES ULTS   3.1.   Open l oop  fre quenc y  res ponse    The  lo op - gain   si m ulati on   ha s  bee n  pe rfo rm ed,   without   us in g  the  O ff - chi p  outp ut   capaci tor .     The  pro posed   LDO  is  sta ble  with   a  good  ph a se  m arg in  of  ap pro xim ately   74°  at   fu ll   load   as   sho w n  in     Figure   6. The  s i m ulati on  of th e   pro posed  L D O was  perform ed wit h  S pectr e.           Figure  6. The   op e n  l oop fr e quency  res pons e  of  propose d  L DO (     = 0 m A/60m A/10 0m A)       3.2.   DC li ne reg ulat i on   The  dc - li ne  r egu la ti on  is   one  of  the   im p or ta nt  cha ract erist ic s.  T he  s i m ulati on   of  t he  DC  li ne   regulat ion  at   f ull  loa d  c urre nt  is  s how n  i n  Fi gure   7  i n  the  range  of   t he  s upply  volt age  [1.8V;  2.5V ] .   The variat io n o f  the  D C l ine  re gu la ti on is m easur e d  t o be  93.17 uV/ V  at     I L oad =   5 0 mA .           Figure  7. DC  li ne reg ulati on S i m ulate d       cha nges  f r om  1 .2V  to 2.5 V  and       =  1 . 6 V at  f ull l oa d    = 100       = 50       = 0      Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       Full o n - c hi p  lo w dr opout volt ag e  re gu l ato r  wi th an  e nhanc ed  tr an sie nt   …  ( Ha ti m  A mezi ane )   4645   3.3.   DC lo ad   re gu l at i on   Figure   8  sho w s  the  sim ulati o n  res ult  of  dc - l oad   re gu la ti on,   wh e n   I L oad ,  cha nge s  from   0A   to  50  m A,   the v a riat ions  of the  outp ut volt age e qual s 0.196 m V.           Figure  8. Sim ulati on   of  DC lo ad reg ulati on  wh e n     =1.8 V  a nd       changes   f rom  0 A  to  50 m A       3.4.   Power   su pply   rejectio n   Power  sup ply  rej ect io n  is   the   abili ty   of   t he  vo lt age   re gula tor   to  s uppress  the  outp ut  no is e.  Fig ure   9  sh ows   the   sim ulati on  of  t he  PSR  at   50  m A  l oad  cu rr e nt.  T he  value   of  - 72  dB  is   obta ine d  in  only   the  ra ng e   of  [0 - 55 Hz]  with ou t  us in g  the  F DA   w hile  with   the  pr e sent  of  the  FDA,  t he  sam e  PSR  of   72  dB  in  t he  ra ng e  of  [0 - 30 0H z] .  At  1  MHz  the  P SR  ≈  0d B  without  the  FDA  wh il e  the  PSR   achieves  ab ou t  6. 35d B  with  us in g   the  FDA.  The se  si m ulati on   resu lt s  co nf ir m   that  the  pr opose d  F DA   in   the  Fu ll - On - Chip  re gu la to r   ob ta in s   perfect  im pr ove m ents.           Figure  9. PSR  Si m ulati on   perform ance f or      = 50 m A  w hen     =1.8  V  a nd   =1.6  V       3.5.   Li ne t r ansi ent  resp on se   Figure   10,  s ho ws  the   li ne  tra ns ie nt  res ponse   of  the  pro po sed  L D O  f or  s upply  volt age  changes   f ro m   1.8  to  2.2  V  w it h  a  m axi m u m   var ia ti on   of  ou t pu t  100.6 5  m V  and   a  set tl ing   ti m e  of   Line  Re gula ti on  (LN R )  equ al s  92 8.42n s.         Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t  J  Elec  &  C om p  En g,   V ol.  9 , N o.   6 ,  Dece m ber  2 01 9  :   46 37   -   4648   4646       Figure  10. Si m ul at ion   of li ne  t ran sie nt r es ponse ,  w he n     cha nges   f ro m  1 . 8 V t o 2.2  V  incl ud i ng the  FDA       3.6.   Loa d  t r an sie n t  resp on se   To  co nf irm   the  above  analy ses  of   the  pro pos ed  te chn i qu e ,  two  loa d  transi ent  si m ulati on s  are  sh ow n  in  Fig ure  11.  Wh e n  l oa d  c urre nt  is  s witc hi ng   betwe en   0  m A  and  50m A  with  500  n s  rise/ fall   ti m e ,  the   m axi m u m   var ia ti on s  ( unde rs hoot  an d  over s hoot)  with  pro po s ed  te ch niqu e  are  189.2 2  m V  and   179.7 1  m V,   resp ect ively   w it h  a  m axi m u m   Load   regul at ion   ( LOR )  s et tl ing   tim e  of   883.7 9  ns,  without  FDA  bl ock   t he  ou t pu t  var ia ti on  ( unde rs hoot  and   ov ers hoot )   up   t o  33 1.51   m V  and   268.7 1m V,   resp ect i vely   wh ic h  m e ans  that   bo t h  the  un dershoot a nd  ov e r sh oot a re s i gn i ficantl y re du ce d.         (a)       (b)     Figure  11. L oa d  tra ns ie nt,  wh en       cha ng e s fr om  0   m A  to 50 m A   (a)   With ou t  fas t detec tor  am pl ifie r,   (b) wit h  t he fast  d et ect or am plifie r   Evaluation Warning : The document was created with Spire.PDF for Python.