Int ern at i onal  Journ al of Ele ctrical  an d  Co mput er  En gin eeri ng   (IJ E C E)   Vo l.   9 , No .   3 ,  J un e   201 9 , pp.  1757~1 764   IS S N: 20 88 - 8708 ,  DOI: 10 .11 591/ ijece . v9 i 3 . pp 1757 - 17 64          1757       Journ al h om e page :  http: // ia es core .c om/ journa ls /i ndex. ph p/IJECE   CMOS  rin g osc ill ator dela y cell p erf or m ance :   a comp arativ e st ud y       D.   A. H ad i 1 , A .   Z . J idi n 2 , N.   Ab   Waha b 3 , Ma diha  Z . 4 , Nurli ya n a Ab d  Mutalib 5 , Si ti  Ha lm a Johari 6 ,  Suz iana   Ah m ad 7 , M .  N uz aimah 8   1,2,5,6,7 Depa rtmen t  of El ec tron ic s  a nd  Com pute r  En gine er ing  T ec hn olog y ,   Univ ersit i   Te kn ika l   Mal a ysia  Mel aka,  Ma l a y si a   4,8 Depa rtment   of   Manufa c turi ng   Engi ne eri ng  Tec hnolog y ,   Univ er siti   T ekni k al Ma lay s ia Mel ak a,  Malay s ia   3 Depa rtment of  El e ct ri ca l   E ng in ee ring   T ec hnolo g y ,   Univer si ti T e knika l   Malay si a M el aka,  Ma lay si a       Art ic le  In f o     ABSTR A CT    Art ic le  history:   Re cei ved   A ug  11 , 201 8   Re vised N ov 20, 2 01 8   Accepte d Dec  11, 201 8       A  comm on  vol ta ge - cont rol le d  oscil lator  (VCO )  arc hitec ture   u sed  in  the  phase   lo cke d   loo p  (PLL)  is  th e  ri ng  oscillat or   (R O).  RO  consist   o f  num ber   of   inve rt ers  ca sca d ed  toge th er  as  t he  input   of  the   first  stage   conn ec t ed  to  the  output   of  the   la st   stage.  It   is  impo rta nt  to  d esign  th e  RO  to  b e  work   at   d esire d   fre quency   dep en d  on  appl ic a t ion   with  low  powe r  consum pti on.   Thi s  pape r  pre sents  a  rev i ew  the   per for m anc e  eva lu at i on  of  diffe ren t   del a y   cell   topol ogie s  the  i m ple m ent ed  in   the   r ing  osci ll a t or.   Th e  v ari ous   topol ogi es  ana l y z ed   includ es  cur r ent   st arv ed  de lay   cell ,   diffe ren ti a l  d el a y   cell   and   cur ren t  fo ll ower   ce l l.   Perform a nce   ev al u at ion  inc lud es  fre que nc y   ran g e ,   fre quency   st abi l i t y ,   phase   nois e  and  power  consum pti on  had  be en  rev i ewe d   and  compari son of  diffe r ent   topo logi es  has  b ee n  discussed.   It  is  observe d  th a t   starve d  cur ren t   d el a y   cell  h ave   lo wer  power  cons um pti on  and  th e  diffe ren t  of  the   fr eque n c y   r a nge  is sm al l   as  c om par ed  to   other t y pe   of  d ela y   c el l .   Ke yw or d s :   Current sta rv e d   Ri ng   os ci ll at or   Vol ta ge  contr ol le d  os ci ll at or     Copyright   ©   201 9   Instit ut e  o f Ad vanc ed   Engi n ee r ing  and  S cienc e .    Al l   rights re serv ed .   Corres pond in g  Aut h or :   D.   A. Ha di,    Dep a rtm ent o f El ect ro nics  and C om pu te r  E nginee rin g  Tec hnol og y,   Un i ver sit y Tec hn ic al  Mal ay sia  Mel aka,   1,  J al an  T U 4 3, Tam an  Tasi k Utam a 7 5450  Ayer  Kero h,  M el aka,  Ma la ysi a .   Em a il :  dayanasari@u te m .ed u. m y       1.   INTROD U CTION     Ba sic al ly ,  o sci ll at or   is  a  f re quency  t ran sla ti on  that  tra ns la te   inf or m at ion   sign al   with  ti m e  ref e re nce .  Ther e  is  va riat ion   of   os ci ll at or   with  dif fe ren t  pri nciple   op erati on,  frequ e ncy  os ci ll at ion   an d  it s  no is e   perform ance.  Fo r   instant,   vo lt age - co ntr olled  osc il la tor  ( V C O)   is  on e  ty pe   of   os ci ll at or   that   ou t put  os c il la ti on  fr e qu e ncy  can  be  va ried  by  va ryi ng   the  am plit ud e  of  it s  i nput  sig nal.   T her e  are  tw o  a rch it ect ures  of  VC O   nam ely; t he  rin g oscil la tor  a nd the  LC   os ci ll at or .     Ri ng   os ci ll at or  is  widely   use d  in  the  c om m un ic at ion   syst e m   de sign  especial ly   in  the  wireless   s syst e m   [1 ] – [ 5]   and   FP GA   a pp li cat io n  [6 ] ,   [ 7]   becau s e  of   it s  wide  t u ni ng  ra nge,  m aking  them   m or e  rob us t  ov e r  process  and   te m per at ure  va riat ion s .   It  al so   us e  us e d  to  st ud y   the  de gradati on   of  lo gic  CM OS   ci rcu it   [8 ] ,   [ 9] .   M any  trade - of fs  in  te rm s  o f  s peed,  powe r,   a rea  an d  app li ca ti on   dom ai n   need   to  be  co ns id ered  in  desi gn i ng   a   rin g  os ci ll at or .  Th us ,  it   is  im po rtant  to  de te rm ine  accura te   fr eq ue ncy  osc il la ti on   of   t he   ri ng   os ci ll at or  s o  t ha t  the d e sig ner  able  to m ake info rm ed  decisi ons  reg a r ding th ese  trade - offs.     This  pa pe r  is  orga nized  as  f ollows.  Sect io n  2  disc us s  th e  basic  co nce pt   of   ri ng  os ci ll at or   a nd   t he   equ at io ns  relat ed  to   osc il la ti on   f re qu e ncy  th at   hav e   bee n  de rive d  in   previ ou s   w orks .  In  Sect ion   3  i nv e sti gates  the  avail able  delay   topolo gi es   us ed   rin g  osc il la tor.   Sect ion  4  c om par e s  the  perform ance  a nd   disc us s  th e   adv a ntage  a nd  disad va ntages of  each  to po l ogy. Sect io n 5 p resen ts  our co nc lusio ns .       Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  9 , N o.   3 ,  June   2019   :   175 7   -   1764   1758   2.   BASI C CO N CEPT OF  RI NG OS CILLATOR   Ba sic al ly ,  ring  os ci ll at or  is  c om pr ise d  of  a n  odd  num ber   of  NO T   gates  w hose  ou t put  os ci ll at es   betwee n  t wo  volt age  le vels,  r epr ese ntin g  ‘ 1’   an d  ‘ 0’ .   T he  NO T   gate  is  c ascade  i n  c hai n  wh e re  t he  ou tpu t  of  the  la st  sta ge  f ed  back   t o  the   input  of  the   fi rst.  T he  os ci ll at ion   ca n  be   ac hieve d  wh e n  c ircuit   pro vid e  ph a se   sh ift  of   2   a nd  unit y  vo lt age   gain  at   t he  os ci ll at ion   fr e que nc y.  Each   delay   sta ge  m us t  pr ov i de  a  phase  sh ift  of   /N, w he re  N  i s  the  num ber   of  delay   sta ges [ 10 ] .  T he  rem ain in g  The  m os t  basic  ring   os ci ll at or   is  s im ply  a   chain  of  sin gl e  end e d  di gital   inv erte rs  beca us e  they   ha ve  bette r  therm al   no ise   perform ance  t han   thei r  dif fe ren ti al   CM OS  counter par ts  and   ca n  achie ve  bette r  phas e - noise   perform ance f or a  giv e n p ow e r dissi patio n  [11 ] ,   [ 12] .   Figure  1  s how s  a  blo c k  diag r a m   of   5  sta ge  r ing   os ci ll at or  that  co ns tr ucte d  by  5  in ve rters.   I n  this  rin g  os ci ll at or ,  the  ou t pu t  of  each   inv erter  is  use d  as  input  f or   the  ne xt  one  an d  the  la st  ou tp ut  is  fed   bac k  to  the   input  of   t he  fi rst  inv e rter.  R ing   os ci ll at or   is  com m on ly   us e d  in  the  process  te ch nolo gy  de velo pm e nt  to  char act e rize  th e  process  pe rfor m ance [6 ] ,   [ 8 ] ,   [ 13 ] ,   [ 14] .   It  al so   widel y  us es  as  cl oc k  ge ne rato r,   volt age  con t ro ll ed  o s ci ll at or   [ 15 ] – [ 18]   and phase l oc ked lo op  [19 ] ,   [ 20] .   First ,  le t   the  outpu t  of   t he  fir st  inv e rter  is  a  l ow  in dicat e  by  ‘ 0’   a nd  it s  trans fer   t he  sig nal  to  the  i nput   of  the  s eco nd  inv e rter.   W e   know  t hat  a n  in ver te r   will   in ve rt  the  i nput  s ign al   t hat  pas s   thr ough  it .  So,  th e   seco nd   i nv e rt e r’ s  outp ut  m us t  switc h  to  a  hig h  c onditi on  i nd ic at es  as  ‘1’.  This  is  ho w  the  osc il la tor  osc il la te   it s  sign al   th rou gh  the  N  nu m ber   of  sta ges   im pl ie s  in  the  c ircuit .  T he  ou t pu t  of  la st  inve rter  will   trans fer   it s   sign al   to  the  i nput  of   the  firs t   inv erte r.   T his  process  will   rep eat   ind e finite ly ,  resu lt in g  in  the  volt age  at   each   node oscil la ti ng .   On e  of   the  im portant  pa ram e te r  of   the  rin g  os ci ll at or   is  it s   os ci ll at ion   fr e qu e ncy  ( f osc )  th at   dep en ds  on   the  nu m be r  of   sta ges  ( n)  an d  the  dela y  tim e  ( t d )  of   each  sta ge  as   expresse d  in  (1)  [ 10 ] ,   [ 18 ] ,   [ 21] .   The  os ci ll at ion  fr e qu e ncy  de pe nds  on  the  de la y  tim e  of   each  sta ge  c onsi der   t he  pro pa ga ti on   delay   f or   bo t h  transiti on  lo w - to - high  ( t pLH )  a nd  hi gh - to - lo w   ( t pHL ).   T he  delay   occurs   du e   to  the  ti m e  ta ken   by  the  tra nsi stor  gate  capaci ta nc e  to  char ge  be fore  curre nt  can  flo w  from   so urce  to  dr a in.  Th us ,  the  ou t pu t  of  eve r y  un it  changes  a fter  a   certai n  am ou nt   of   tim e  after  t he  in pu t  ha s  ch ang e d.   As  the  nu m ber   of  sta ge s  increase  the   total   delay   increase s  and   hen ce  t he  outp ut  fr e quency  de creas es.  Wh en  al l  the  ind i vidual  un it s  are  m ade  up   of   identic al   ci rc uits,  the  delay   due  to   on e   unit   can   be   cal cul at ed  by  di vid i ng  the   total   de la y  with  the   num ber   of stages .        = 1 2     (1)           Figu re  1 .  Th e   blo c k diag ram   of f ive  stage  r i ng o s ci ll at or  [1 7], [2 2]       3.   TYPE OF  D E LAY CEL L I N RING O SCIL LATOR   3.1 .   Cu rren t  s t arved dela y  cel l b as ed  volt ag e  c on t rolle d rin g oscil lat or   In   real  ti m e,  t he  s upply  vo lt age,  V DD  of  a  rin g  os ci ll at or   ci rcu it   var ie s  an d  th e  vo lt age  var ia ti on  pro du ce   an   ou tpu t  fr e quency   va riat ion .   T hus,   cu rr e nt  is  need e d  to  be  s upply  at   eac h  inv e rter  t o  e nsure   the   ou t pu t  fr e quen cy   is  sta ble.  T his  can  be  done   by  u si ng  cu rrent  sta r ved   i nverter  as  s how n  in   Fig ur e  2 ,  w her e by   it   con tr ols  the  a m ou nt  of   c urr ent  to  cha rg e  a nd   discha r ge  the  capaci ti ve  l oad   eac h  sta ge .   M1  an d  M2  opera te s  as  curre nt  sour ce  that  lim i ts  t he  cu rr e nt  th rough  M3  an d  M4.  M3  a nd  M4  is  an  in ve r te r  an d  no w  it   is  sai d  sta rv e d  for  c urren t.   The   in pu t   co ntr ol  volt ag e  co ntr ols  the  current  of  M5   and  M6   an d  t he   value s  are   m i rror e d  in each  in ver te r or  c urre nt s ource  vo l ta ge .   Figure  3   sho w s  a  c urren t   sta rv e d  delay   cel l  im ple m ented  in  the   volt age - con t ro ll ed   ri ng  os ci ll at or.   It   co ns ist s  of   f ive   sta ges  of   r ing   os ci ll at or   wh e re by  NM OS   tra ns ist or  work   a s  cu rr e nt  source s  an d  the  two  PMOS  tra ns ist or   us e d  in  t he  delay   cel l.  A  c urren t  li m i te r  ci rcu it   de no te s  by  M1  a nd   M 13   is  re qu ire d  in  this   ty pe  of   struct ure  su c h  that  it   can  lim i t  the  c urren t  thr ough  PMOS  in ver te r.   The  tu ning  r ang e  of   the  ci r cuit  i s   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       CMOS  rin g os ci ll ato r d el ay  c el l perfor manc e:  a  c omp ar ati ve stu dy   ( D. A.  Had i )   1759   i m pr oved ,  the  fr e qu e ncy  li near it y  is  increas es  and   the  po w er  consum ption   is  reduced  w hen   im ple m ent ing   this   delay  cell   [22] .   B esi des,   Niko  and  A dr i j a n  ha d  im ple m ente d  c u r ren t  sta rved  delay   five   sta ge  c urren t  s ta rv e d  ri ng   os ci ll at or   [ 23]   as  show n  in  Fi gure  4 .  T he  cu rr e nt  var ia ti on  in  this  ci rcu it   is  alm os t  zero   wh e n  V RF = V FVC   and  thu s  t he  os ci ll at ion   f re qu e ncy   is  sta ble  an d  i nd e pe nd e nt  of   current  var ia ti on.  I n  this  ci rc uit,  the  c urren t   I osc   is   nev e r  be  zer o  to  ens ur e  the  sa fe  sta rts  and   th e  fr eq ue ncy  of  the  os ci ll at or   is  dep en ding  on  the  current  va lue.   Th us , t his  delay  cell  ind e pend ent  of t he  c urre nt v a riat ion an d  it  is tem per at ur e  d e pe nd e nt.           Figure  2 .  Th e  c urren t  sta rv e d  i nv e rter  [ 18 ] ,   [ 24]         Figure  3 .   The   s chem at ic  cu rr e nt star ved d el a y ce ll  b ased   vo lt age  contr ol le d  ri ng o sci ll a tor [22]           Figure  4 .   Ci rcui t l evel Im ple m entat ion   of c urren t st a ved ri ng  os ci ll at or   bas ed on t he fee dback loo p  arch it ect ure [ 23]       3.2   Diff ere nt i al  d el ay  cell     Anothe r  fam ous top ol og y i s the d if fer e ntial  d el ay  cell  as  il l us trat es in   Fig ur e 5 . Basic al l y, there ar e 2   delay   paths  i n  this  ci rcu it .  T he   norm al   delay  path,  the  diff e ren ti al   outp ut  delay   sta ge  co nn ect s  t o  the  i nput  of   the  ne xt  sta ge  o f  t he  pr im ary  loop.  Me a nwhi le ,  the  s kew e d  delay   path   is  c onnected   to  se conda ry  lo op   i nput o f   the  ne xt - sec on d  sta ge .  T his  sk ew ed  delay   path  reduces   delay   tim e  and   ph ase   noise   of  the  ci rc uit   [23].   This  ty pe  of  de la y  cel l   pr ese rv es  t he  high  s peed   a nd  low  no ise   perform a nce  [ 25 ] .  A  di ff e ren ti al   four   sta ge   du al   delay - path  ri ng  osc il la t ed  had  bee n  pr ese nted   in  [2 6]   with  tw o  sta ble  operati on  m od e.  T he  us e   of   diff e re ntial   inv erter  delay   sta ges  has  a dv a nt ages  over  the  use   of   sin gle - e nded  delay   sta ges,   pr im aril y  becau se   there is li tt le  d i stortio n  in  the   ou t pu t  [ 27 ] .   The  pa ram et ers  that  aff ect   th e  fr e qu e ncy  osc il la ti on   is  give n  by  ( 2).  By   var yi ng  ta il   cur re nt  in  delay   sta ge,   I SS   a nd  peak - to - pea k  a m pl it ud e  of  th e  volt age  wa ve form ,  V SW   the  os ci ll at ion  f r equ e ncy  is   vol ta ge   con t ro ll ed  with  co ns ta nt  lo a d  capaci ta nc e ,   C L ,  nu m ber   of   sta ges ,  n ,  a nd   delay   of   e ach  sta ge  in  t he  rin g  os ci ll at or ,  t .  T o  the  first  orde r,   V SW   increases  as  the  I SS   in creases  an d  th e  fr eq ue ncy  rem ai ns   con sta nt .  Also,   Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  9 , N o.   3 ,  June   2019   :   175 7   -   1764   1760   it   is  of te n  desi rab le   t o  m ai nt ai n  a  c on sta nt  volt age  s wing   durin g  operat ion   beca us e  if   the  s wing  is  sm a ll ,   it  incr eases t he  j it te r,  a nd if  th e sw i ng s  are  larg e , a hig her s upply v oltage  is n ee de d  f or  diff e ren ti al  ope ra ti on .      =  2       (2)     It  is  rep ort ed  that  the  ring   osc il la tors  based   on   a  dif fer e ntia l  delay   sta ge  are  ver y  popula r  du e  to  their  i m m un it y  to  disturbance s  on  t he  s upply  li ne  [28] .  T he  ph as e  noise   of  the   diff e re ntial   rin g  os ci ll at or   has   bee n  inv est igate d  i n  [23] ,   [ 29 ] - [ 32] .   H ow e ve r,  as  te ch nolo gy   s cal es,  the   tim ing   j it te r   eff ect   will   beco m e     prom inent  bec ause  the   tra ns is tor  op e rate  between  sat urat io n  a nd  trio de  m od e   an d  not  ta ken  into   co ns id erati on   in   [ 23] ,  [ 29] .           Figure  5 .  Mult iple - pass  l oop  s tructu re  of thre e stage  rin g os ci ll at or  w it h di ff e ren ti al  d el ay   [ 25 ]       3.3   So urce   f ollow er dela y  cel l     The  fr e quency   of  the   rin g  osc il la tor  de pend s  on  th e  dev ic e   pa ram et er  and  it s  volt age  s upply.  As   we   know  that  the   ring   os ci ll at or   that  i m ple m ented  in  the  di gital   ci rcu it   a pp li cat io n  require  hi gh   s pee d  log ic   switc hing.  T hus,  noise   on  the  volt age  supp ly   li ne  need  to  ta ke  into  consi der at io n  in  desig ni ng   th e  rin g  os ci ll at or .   A   s ource  f ollow e r   delay   cel l  propose d  t o  rej e ct   the  s upply  even  wit hout  cal ibrati on  or  oth e r   add it io n al   re gula ti on   a s  s hown  in  Fig ur e  6  [ 33] .  T his  de la y  cel l  isolates  the  s upply  thr ough  the   tr ansisto r   ou t pu t  resist an ce  an d  reduce  su pply   se ns it iv it y.  Su pply   iso la ti on   is  pro vid ed   by  t he  pr i m ary  so urce  f ol lowe r   path  th r ough  M1  m eanw hile  vo lt a ge  gai n  is  prov i de d   by   inv erti ng - la tc h  sec onda ry  path  th r ough  M2.  It  is   necessa ry  to  su sta in  osc il la tio n  forcin g  co m ple m entary  node  to  be  out  of   18 0 ⁰   out  of  phase.  By   ad j ust i ng   diff e re ntial  tuni ng   volt age,  th e fr e quency is   con t ro ll ed  b y t he ph a se - s hift/bias  netw ork.   Power  dissipat ion   inc reases  wh e n  us in g  lo w - dro pout  re gula tor  due  to  t he  hi gh e r  s uppl y  vo lt age  an d  extra  ci rc uitry.   In   [34],  bo t h  powe r  an d  gro und  no ise s  a re   isolat ed  by  usi ng   a  differe ntial   su pply - re gula te d  tun in g  te c hn i que.  Anothe r  m et ho d  us es  a  source  fo ll ower  t o  co uple   the  co ntr ol  vo lt age   directl y  to  a   diff e re ntial  p ai r  in  p la ce  of a  DC   c urren t s ou rce, w hich  m akes th e  biasin g  l ess robust .           Figure  6 .   A  concept ual b l oc k diag ram  o f  ri ng  os ci ll at or   with s ource  f ollo wer  delay  cell   [35]     Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       CMOS  rin g os ci ll ato r d el ay  c el l perfor manc e:  a  c omp ar ati ve stu dy   ( D. A.  Had i )   1761   4.   COMP AR I S ON STU DY  OF EA CH T OPOLO GY     It  is  rep ort ed  t hat  the  curre nt  sta rv ed  giv es  bette r  fr e quenc y  li near it y   [36]   and   the  os ci ll at ion   of  the   fr e qu e ncy  is  de vice  par am et e r  and   process  dep e ndent  [ 22] .  Howe ver ,  the   os ci ll at or   do e s  no t  re qu ir e  a  sta ble   curre nt  to  obta in  fr e quency  t hat  ind e pe nde nt  of  volt age  a nd   te m per at ure   var ia ti on  [ 37 ]   du e  t o  the  ne gative   feedbac k  in  th e  os ci ll at or .  T he  po wer   c ons um ption   is  a  bi t  hig he r  as  re ported  i n  [ 22 ]   and   t o  m ini m i ze  the   powe r  c on s um ption  of  the  osc il la tor,   the   nu m ber   of  sta ges   N,  s upply  vo lt age  V dd   a nd  ta il   current  I tail   s hould  al l  be  m ini m ized   [2 ] ,  [ 37] ,   [ 33 ] ,   [34] .  The   cur re nt  sta rv e d  volt age - c ontrolle d   osc il la tor  i m pr oved  j it te r  by  add i ng  D  flip  flo p  in  t he  ci r cuit   [36] .  A  j it te r  is  a  va riat ion   of  the  ref e ren ce  sig nal  w it h  res pect  to  ideal   po sit io n  i n  ti m e an d  the  im pacts the  data   tra ns m issi on  qual it y  [2] .   In  or der  to  ach ie ve  bette r  cont ro l vo lt a ge  an d  fr e quency ra ng e f or low  vo lt age an d  wi de  tun in g  ra nge   vo lt age - c on t ro l le d  rin g  os ci ll at or   a  ne w  dif fe ren ti al   delay   cel l  with  com pl e m entary  cur re nt  con t ro l  ha s  bee n  dev el op e d  i n  [ 25 ] .  Highe r  co ntr ol  volt age  i ncr ease s  the  c urre nt  of  eac h  st age  a nd  dec rea ses  the  delay   ti m e  of  each  sta ge,   an d  thu s ,  increas es  the  o sci ll at i on   f re qu e ncy  [ 31 ] ,   [ 38] .  The  diff e re ntial   delay   cel l   able  to  reduce   flic ker   noise   c on t rib ution  to  the  phase   nois e  in  the   ri ng   os ci ll at or   ci rc uit  by  m axi m i zi ng   t he  nu m ber   of   sta ge  [39]   an d  thu s  c hannel  le ng t h  of  the  d e vi ce  need   to  be  reduce.  T his  le a d  to  hi gh e r  le akag e  c urre nt  du e  t o  the  sh ort   cha nnel   eff ect   occ ur  in  the  dev ic e .  This  pro blem   can  be  reduce d  by  us in g  di fferent  ty pe  of   de vice  te chnolo gy.  A   wo r k  prese nted  in  [40]   propose d  D oubl e - gate  ( DG)  F inFETs ,  the  second  gate  is   add e d  opposit e  the  tradit ion al   (f i rst )  gate,  w hich  hav e  been   rec ognized  for  th ei r  po te ntial   to  bette r  con tr ol   sh ort - channel e ff ect s  ( SCE )  a nd as  well  as to  contr ol leaka ge  c urr ent.   Ba sic al ly ,  in   t his  pap e r  thre e   ty pe  of   delay   cel ls   i m ple m ented  in  the  ring   os ci ll at or  ci rcu it   is   discusse d  in  t he  Sect io n  I II.  The  perform ance  of  the  ring   os ci ll at or   c an  be  e valuat ed  by  m easur ing   it s   os ci ll at ion   fr e qu e ncy  or  f re quency   ra ng e ,  phase  noise   a nd  pow er  dissi pa ti on .   A   com par iso n  par am et ers  of  diff e re nt  delay   cel l  for  rin g  os ci ll at or   is  ta bu la te d  in   Ta ble  1 .  Eac h   de la y   cel l   i m pl e m ented   in   the   rin g   os ci ll at or   has   their   own   a dv a ntages   an d   dis adv a ntage   th us   it   is   im po rtant   to   know   w hat   the   purpose   an d   goal   is   in   desig ning   the   ci rcu it s.   F ro m   Table  1   i t  can  be  c oncl uded  t hat  cu rr e nt   sta rv ed  delay   cel l  is  pr efe ra ble  to  be use i n  the  r i ng o s ci ll at or  ci rcu it   du e  to  it s  low p ow e r  c on su m ption  c ompare  to dif fer e ntial  d el ay  cell .       Table  1 .  Param et er  Com par iso n  Ba se d On the  Type  of   Delay  Ci rcu it  I m plem ented  i n  Ri ng  Oscil la tor   Delay C ircuit  Ty p e   Cu rr en t Star v ed   D elay   Dif f erential Dela y   Cell    So u rce  Fo llo wer  d elay  cell   Year   [ p u b licatio n ]   2015  [ 2 2 ]   2013  [ 3 7 ]   2013    [ 3 6 ].   2012  [ 4 1 ]   2012  [ 3 9 ]   2012  [ 4 ]   2011  [ 2 6 ]   2011  [ 2 5 ]   2009  [ 4 2 ]   2012  [ 3 5 ]   Techn o lo g y   (n m )   180   180     180   180   350   180   180   180   130   90   Nu m b e r  o f   Stag es   5   5   3     3   3         4   3   2   -     Su p p ly   Vo ltag e ( v )   2 .5     1 .2   1 .8   1 .8   3   1 .8     -   1   1 .3   -   Oscillatio n   Frequ en cy   ( m h z)     -   -   -   1 0 0  &   150    -   -   -     -     -     -     Frequ en cy   Ran g e ( g h z)   0 .00 1 3 2 – 0 .00 3 2 6       0 .00 384  –   0 .00 3 80    0 .53   –   2 .34 8       -   -     -   -   -     -   -   Tun in g  Ran g e  (gh z)   6 9 .11     -   -   -       -   3 .12 5   -   5 .26     1 .77   -   1 .92   0 .47 9   -   4 .09   1 .82   –   1 0 .18     0 .63   –   8 .1   Ph ase Noi se     -   -     -   -     0 .07 6   Magn itu d e  o r  - 1 1 .19   dB   -     −1 0 2   d Bc/Hz @   1  M Hz,   −1 2 3 .4  d Bc/Hz @   1 0  M Hz   −9 3   d Bc/Hz  @  1  MHz   −1 2 1 .7  d Bc/Hz  @  5.6 - GHz   - 1 0 6  to  - 88  d Bc/Hz  at 10 - MHz   Po wer  ( m w )   0 .00 4 2   0 .00 5 1   0 .84 8   0 .43 7   &  0 .53 7     -   0 .62 1   ∼   13    13    5   7  -   26   Area   ( m m 2 )   -     0 .00 9     -   -     -   -     0 .00 2 2 1 4     0 .00 8 0 7 72      -   -               Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  9 , N o.   3 ,  June   2019   :   175 7   -   1764   1762   5.   CONCL US I O N     This  pa pe r  pre sented  a  c om par at ive  stu dy  of  delay   cel l  in  the  ri ng   os ci ll at or   i nclu des  sta rv e d  c urrent   delay   cel l,  diff ere ntial   delay  cel l   and   cu r ren t  f ollow e r  cel l.  The  discuss io ns   are  ba sed  on  the  desi gn   par am et ers  an d  te ch no l og y  process  var ia ti on   i n  the  rec ent  resea rch   of  rin g  os ci ll at or   for  lo w  vo lt age  app li cat io n.   I n  con cl us i on,  it   is  ob ser ve d  th at   sta rv ed  cu rrent  delay   cel l  hav e  lo we r  power   co nsum pti on   a nd   the  dif fer e nt  of  the  f reque ncy  range  is  sm al l  com par ed  to   ot her   t wo  ty pe  of   delay   cel l   as  presente d  in  Ta ble  1 .  This ty pe o f de la y ce ll  can  be   i m ple m ented  in   0.18  m   CMO S tec hnology .       ACKN OWLE DGE MENTS     The  a utho r  would  li ke   to   tha nk s   Un i ver sit i  Tek nik al   Ma l ay sia   Me la ka  (U TeM )  a nd  t he  Ma la ysi a  Mi nistry of Hi gh e r  E ducat io n f or  t he fina ncial  f un ding  unde r gr a nt no. FR GS /1/ 2015/TK 04 /F TK/ 03 /F 0028 5.         REFERE NCE S   [1]   Le e  W .  H .   et   al .   "O scil lation - co ntrol le d  CMO S  Ring  Os ci ll a tor  for  W ire le ss   Sensor  S y st ems ,"   Mic roel ec troni c s  Journal ,   vo l.  41 ( 12 ) ,   pp .   815 – 81 9.     [2]   Tha kar e  A .  P  an d  V.  Ramekar   U ,   "D esign  and   Anal y s is  of  Frequ ency   S y nth esiz e r  with  L ow  P ow er  Ring  Os cill ator   for  W ire le ss   A ppli c at ion , "  Gr ee n  Computing  Comm unic ati on   and  El e ct rica l   Engi ne ering  ( ICGCCEE) ,   2014   Inte rnational   Co nfe renc e  on .   I EEE.   Co imbatore ,  p p . 1 – 6 ,   2014 .   [3]   J.  Jalil,   et   al .   "C MO S Diffe ren ti a l  Ring   O scil l at or s ,"   IEEE  Mi cro wave   Magazin e ,   pp.   97 – 109 ,   201 3.   [4]   A.  Raman ,  e t  al .   "A   RF   Low  P ower  0  . 18 - µm   base d  CMO S  Di ffe ren t ia l  R ing  Os ci ll at o r ,"   In:  Proce ed ings  of  t he   World  Congress   on  Engi n ee ring ,  p p . 4 – 8 ,   2012 .   [5]   D.  Rani   and  S.   M.  Ranjan,   " A  2. 4  GH z  Vol tage  Controlled  Os ci ll at o r  for  W ire le ss   Com muni cation  in   C MO S  Te chno log y ,"   In t   J El ec tron Com mun Comput  Te chnol ,   vol .   2 ( 3 ) ,   pp.   115 – 11 9 ,   20 12.   [6]   C.   Rue thi ng ,  e t  al .   "Exp loration  of  Ring  Os cillat or  Design  Spac e   For  Te m per at ur e  Mea surem en ts  on  FP GA S ,"   In:   Fi el d   Program mable  Logic  a nd  Appl i cat ions   ( FP L ) ,   2012  22nd  Inte rnatio nal  Confe ren ce  on.   Os lo:  IE EE ,    p p .   559 – 62 ,   201 2.   [7]   F.  Kod y te k   and   R.   Lore n cz ,  "A   Design  of  Ring  Os ci ll at o r  Based   PU F  on   FPGA ,"   In:  2015  IEE E   18th  Inte rnatio nal  Symposium on  Design  and  Diagn ostic s of   Elec tronic   C ircui ts  &   S yste ms ,   Be lgra d e ,  p p .   37 – 42 ,   201 5.   [8]   J.  W ang ,  et   a l ,   "H ot - C arr ie r   D eg rad ation  A naly si s  base d  on  R ing  O scil la to rs ,"   Mi c roele c tron  Relia b. ,   vo l.  46   ( 9 - 11 ) ,  pp.   1858 – 18 63 ,   2006.   [9]   A.  Kerbe r ,   et   al .   "F ast  W afe r - Le ve l  Stress - and - Sense  Methodol og y   for  C har acte ri zation  of  Ring - Os ci ll a tor   Degra dation  i n  Advanc ed  CMO S T ec hno logi es ,"   IEE E   Tr ans E l ec tron De vice s ,   vol.   62 ( 5 ) ,   pp .   1 427 – 32 ,   2015 .     [10]   A.  Ta h   and  R .   D.  Kum ar ,   "S tud y   of  Th e  Freq uency   Char ac t er isti cs  of  a  Ring   Os ci ll at o r , "  Int   J  Comput  Netw  Technol ,  vol .   1 ( 3 ) ,   pp .   171 – 1 83 ,   2013.   [11]   T.   H.  Lee  and  A .   Haji m iri,  " Os cilla tor   P hase   N oi se:  A  Tut ori al,"  i n  IEE E  Journal  of  Soli d - S tat e  C i rcuit s ,   vol .   35 ( 3 ) ,  pp.   326 - 336 ,   Ma r  2000.   [12]   A.  Haji m iri ,   et   al . ,   "J it t er  and  phase   noise  in  ring  oscil la tors, "  in   IEE E  Journal  of  Soli d - State  Circui ts ,   vol .   34 ( 6 ) ,    pp.   790 - 804 ,   Jun   1999.   [13]   T.   T.   Kim ,   et   al . ,   "A   Ring - Os ci ll at or - B ase d  Rel i abi lit y   Moni tor  for  Isolat ed  Me asure m ent   of  NBTI  and  PB TI  in   High - k/Met a l  Gate   Te chno log y , "  in  IEE E  Tr ansacti ons  on  Ve r y  Lar ge  Scal e  Int e gration  ( VLSI )   S yste ms ,   vol.   23 ( 7 ) ,  pp.   1360 - 1364 ,   J ul  2015.     [14]   T.   T.   Kim ,   et  al . ,   "D esign  of  r in g  oscil l at or  stru c ture s  for  m ea sur ing  isolated  NB TI  and  PB TI , "   I EE E  In te rnat ion al  Symposium on  C ircui ts and   System s ,   Seoul ,   pp.   1 580 - 1583 ,   2012 .   [15]   Z.   Ch en  and  T .   Le e ,   "Th e  Stud y  of  a   Dual - Mode   Ring  Os cillator, "  in  IE EE  Tr ans act ions  on   Circu i ts  and  S yste ms   I I:   Ex press   Briefs ,   v ol.   58 ( 4 ) ,   pp .   21 0 - 214,   Apr 2011 .   [16]   X .   Le i ,   e t  al . ,   "D esign  and  Anal y sis  of  a   Thre e - St age   Volta ge - Con trolled  Ring  Os ci l la tor , "  Journal   of   Semic onduc tor ,   vol.   34 ( 11 ) ,   pp .   1 - 6,   2013 .   [17]   S,  Sum an ,   et   al .   "A n  Im prove d  P erf orm anc e  Ri ng  Os ci ll a tor  De sign , "  In:  Ad van ce d  Computing  &   C omm unic ati on  Technol ogi es  ( ACCT) ,   2012  Second Int ernat iona l  Conf ere nce on ,   Rohta k ,   Har y a n a ,   p p .   236 – 23 9 ,   2012.   [18]   A.  Ramaza n i,   et   al ,   "CM OS   Ring  Os ci ll a tor  with  Com bine d  Delay   S ta g es , "   Int ernati onal  Journal  of  Elec troni c  an d  Comm unic ati on ,   vol.  68 ( 6 ) ,   pp.   5 15 – 51 9 ,   2014 .     [19 ]   K.  R.   La kshm ik um ar,   "A nal og  PLL  Design  W i th  Ring   Os ci llat ors  at   Low - Gigahe rt z  Frequ encie s  in   Nanom eter   CMO S:  Chal le n ges  and  Soluti o ns,"  in  IEEE  Tr ansacti ons  on  C irc uit s  and  Syst ems  II:  Ex press   Brie fs ,   vol.  56 ( 5 ) ,    pp.   389 - 393 ,   Ma y   2009.   [20]   O.  El had id y ,  e t   al . ,   "A   W ide - Band  Full y - Integrat ed  CMO S  Ring - Os ci ll a tor  PLL - Based  Co m ple x  Diel e ct ri c  Spect roscop y   S y stem,"  in  IEE E  Tr ansacti ons  on  Circui ts  and  Syste ms   I:  Re gular   Pape rs ,   vol.   62 ( 8 ) ,   pp.   1940 - 194 9,   Aug.  2015.   [21]   M.  Aliot o  and  G.  Palumbo,  "O scil lation  fr equenc y   in  CML   an d  ESCL  ring  os ci llators, "  in  IE EE   Tr ansacti ons   on   Circui ts and   Sys te ms   I: Fundame ntal   Theory   and  Appl ic a ti ons ,   vo l.   48 ( 2 ) ,   pp .   210 - 214,   Feb .   2001 .   [22]   M.  Bhardwa j  an d  S.  Pande y ,   "D esign  and  P erf orm anc e  A naly s is  of  W ide band  CMO S  V olt age   C ontrol l ed  R i ng   O scil la to r, "  2nd  Inte rnational   Confe renc e  on  El e ct ronics  and   Comm unic ati on  Syste ms   ( ICECS) ,   Coim bat ore ,     pp.   142 - 145 ,   20 15.   Evaluation Warning : The document was created with Spire.PDF for Python.
In t J  Elec  &  C om p  En g     IS S N: 20 88 - 8708       CMOS  rin g os ci ll ato r d el ay  c el l perfor manc e:  a  c omp ar ati ve stu dy   ( D. A.  Had i )   1763   [23]   H.  Q.  Li u,   et   al . ,   " A  Low - Nois e  Multi - GH z  CMO S  Multi loop  Ring  Os ci ll at or   W it h  Coarse   and  Fine  Freque n c y   Tuni ng, "  in  I EEE  Tr ansacti ons  on  Ve ry   Lar ge  S cal e   Inte grat ion ( VLSI )   Syste ms ,   vol.   17(4) ,   pp .   5 71 - 577,   2009 .   [24]   B.   Sadegh ,   et  al . ,   "D el a y   Ti m e  A naly s is  of  Com bine d  CMO S  R ing  Os ci ll a tor, "  E l ec tri cal   and  El e ct roic  Engi nerin g:   An  Int ernati onal   Journal  ( ELELIJ) ,   vol. 4(2), 201 5.     [25 ]   M. - L.   Sheu ,   e t  al . ,   "A   1 - V  4 - GH z  W ide   Tuni n g  R ange   Vol ta g e - Control l ed  Ri ng  O scil lator  in   0. 18μm   CMO S ,"   Microe l ec tron ic s   Journal ,   vol   42 ( 6 ) ,   pp .   897 – 902 ,   2011.   [26]   Z.   Ch en  and  T.  Lee,  "The   Desi gn  and  An aly s is  of  Dual - Delay - Path  Ring   Os ci l la tors, "  in  IEEE   Tr an sacti ons  on  Circui ts and   Sys te ms   I: Regul ar  Pape rs ,   vol .   58 ( 3 ) ,   pp .   470 - 478 ,   Mar  2011.   [27]   H.  Ghonoodi,   et  al . ,   "A naly sis  o f  Freque nc y   and   A m pli tude   in  CMO S  Diffe ren tial  Ring  O scillators , "   Inte gratio n ,   the   VLSI  Journa l ,   vo l .52, pp.  25 3 - 259 ,  2015 .     [28]   B.   Le ung ,   "D esign  and  Anal y s is  of  Satura te d  R i ng  Os ci ll at ors  B ase d  on  the   Ran dom   Mid - Point  Volta ge  Con ce pt , "   in  I E EE Tr ansacti ons on Very   Lar g e  Scale  In te gr ati on  ( VLSI)   Syste ms ,   vol .   21 ( 8 )   pp.   1554 - 1557 ,   Aug.  2013.   [29]   A.  A.  Abidi ,   "P hase   Noise  and  Jit te r  in   CMO S  Ring  Os ci ll a tors, "  i n  IEE E   Journal  of  Soli d - S tat e   Ci rcuit s ,   vol .   41 ( 8 ) ,  pp.   1803 - 1816 ,   Aug.  2006.   [30]   Y.  A.  Ek en  and  J.  P.  U y emura,  " A  5. 9 - GH z  voltage - con trol l ed  r i ng  oscil l at or   in  0. 18 - /spl  m u/m  CMO S,"  in  IEEE  Journal  of   Soli d - Stat e   Circuits ,   v ol.   39 ( 1 ) ,   pp .   23 0 - 233,   Jan   2004.   [31]   B.   Le ung ,   "A   Sw it chi ng - B ase d  Phase  Noise  Model  for  CMO S  Ring  Os ci ll a tor s  Based  on  Multi pl e  Thr esholds   Cross ing, " i n   I E EE   Tr ansacti ons   on  Circu it s and   Syste ms   I: Regular   Pape rs ,   vo l. 5 7 ( 11 ) ,   pp .   2858 - 2869,   Nov.   2010 .   [32]   L.   S.  de  Paula,  et   al . ,   "A   W ide   B and  CMO S  D iffe ren ti al  Vo lt age - C ontr oll ed  R ing  O scil lator, "  Joi n t  6t h   Inte rn ati onal   IE EE   North east  W orkshop on  Circ uit s and  S yste ms   and  TAISA   Conf ere nce,   Montr eal,   pp .   9 - 12 ,   2008 .     [33]   M.  Lont ,   et   a l . ,   "Requi rement   D rive n  Low - Pow e r  LC  and  Ring   Os ci ll at o r  Desig n, "  IEEE  Int ernati onal  S ymposium   of  Circuits and  S yste ms   ( ISCAS) ,   Rio  de   Jane iro, p p.   1129 - 1132 ,   2 011.     [34]   B.   Ghafa r i,  et  al . ,   "A n  Ultr a - Low - Pow er  and   Low - Noise  Volta g e - Controlled   Ring  Os ci l la to r  for  Biom edic al   Applic a ti ons,"  I EE E   2013  Ten co n   -   Spring ,   S y dn e y ,   NS W ,   pp .   20 - 24,   2013 .   [35]   Pankra tz   EJ  et  al .   "M ult il oop   High - Pow er - Su ppl y - R ejec t ion  Quadra ture   Rin g  Os ci ll at or ,"   IEE E  J  Solid - St a t e   Circ uit s .   vol .   47( 9),   pp .   2033 – 48 ,   2012.     [36]   M.  Kulkar ni   and   K.  N  Hos ur,   "D esign  of  a  L inea r  and  W ide  Ran ge  Curre n t  Starv ed  Volt age   Con t roll ed   Os ci llator   for  PLL, "   Int ernati onal  Journal on Cy berne ti cs   &   I nformatic s ,   vol.   2(1) ,   pp .   23 - 3 0,   2013 .   [37]   N.  Bako  and  A .   Bari c ,   "A   Low - Pow er,   Te m per at ur e  and  Suppl y   Volt age   Co m pensa te d  Curre nt  Starve d  Rin g  Os ci ll at o r ,"   M ic r oel e ct ronics  Jou rnal ,   vol .   44(12) ,   pp .   1154 – 1158 ,   2013.     [38]   T.   W u,   et   a l . ,   " An  On - chi p  Cali bra ti on  Techni q ue  for  R educ ing   Suppl y   Volta g e   Sensiti vi t y   in   Ring  Os ci llators, "   in   IEE E   Journal   of Solid - State  C irc uit s ,   vo l. 42 ( 4 ) ,   pp.   775 - 783 ,   Ap ril   2007 .   [39]   T.   Cronin ,  e t  a l . ,   "Com ple m en ts  on  phase   noi se  ana l y sis  and   design  o f  CMO S  ring  oscil lat ors,"   19th  IEEE  Inte rnational   Co nfe renc e  on   Elec tronic s,  C ircui ts,   and  Syst ems ( ICECS  2012) ,   Sevi ll e ,   pp .   793 - 796 ,   2012.   [40]   A.  L .   De epa k ,   e   al . ,   "D esigni ng  of  FinF ET   B ase d  5 - S ta ge  and  3 - S ta ge  R ing  O sci ll at or   H igh  Fr eq uency   G eneratio n  in  32nm , "  IEE E - Inte rnational   C onfe renc e  On  Adv ance s  In  Eng ine ering ,   Scienc e  And  Manage ment  ( ICAE SM  - 2012 ),   Nag apa t tinam ,   T amil  Nad u,   pp .   222 - 227 ,   2012.   [41]   S.  Pan y ai  and   A.  Th anachay ano nt,   "D esign   and  rea l iz a ti on   of  a   proc ess  and  te m per at ur e  com pensa te d  CMO S  rin g   oscil lator, "  9th  I nte rnational   Co nfe renc e  on  Elec tric al  Eng ineering/E lectroni cs,   Computer,   Telec omm unic ati ons and   Information  Tec hnology ,   Phet ch abur i, pp. 1 - 4 ,   2 012.   [42]   F,  Bassem ,   et   al . ,   "A   Two - Stage   Ring  Os ci ll at o r  i n  0. 13 - um   CMOS  fo r  U W B  I m p ulse  Radi a , "  IEEE  Tr ansacti on  on   Mic rowave   Theo ry  and  Tech niqu e ,   vo l. 57 ( 5 ) ,   pp.   1074 - 1082,   200 9.       BIOGR AP HI ES   OF  A UTH ORS        Day anas ari   Ab du l  Hadi   was  b orn  in  Kuala   Lu m pur,   Malay s ia.   She  rec e ive d  th e  bac h el or’s  deg ree  in  el e ct ri ca l  eng i nee ring   from   Un ive rsit y   of  Malay a ,   Kuala   Lump ur,   Malay sia  in  2006  and  Master   of   Scie nc e  in  Micr oel e ct roni cs  from   Univer siti   Keba ngsaa n  Malays ia .   She  was  a  CAD   Deve lopm ent   Engi ne er  in  Nat iona l  Sem ic ond uct or  where   she   works   on   deve lopi ng  Proce ss   Design  K it .   She  i s   cur ren t l y   work  as  Te a chi ng  Engi ne er  in  U Te M  and  doin g  rese arc h  und er  Micro  and  Nano   El e ct roni cs  (MI NE).         Aiman  Z a kw an   Jidin   obta ine d   his  MEng  in  Elec tron ic   and   Mi cro elec tron ic   S ystem  Engi nee r ing   from   ESIEE   En gine er ing  Paris  Franc e  in  2011.   He  has  2  y e ars  of  working  exp e rie nc e  in   designing  digi tal  IC  and  d igi tal  s y s te m   in   FP GA   at   Alte r a  Corpora ti on  Malay s ia,  be for e  joi n ing  Univ e rsiti   Te knik al   Ma lay s ia   Me la ka   (UT e M) a s lect ur er an d  rese a rch er ,   in El e ct roni cs  and   Com pute r.         Evaluation Warning : The document was created with Spire.PDF for Python.
                          IS S N :   2088 - 8708   In t J  Elec  &  C om p  En g,   V ol.  9 , N o.   3 ,  June   2019   :   175 7   -   1764   1764     Dr.   Norfa ri z a  bin ti  Ab   Waha b   was  born  in  Mela ka ,   Mal a y s ia .   Undergra du a te   (2007 - 2009)   and   Master   (2010 - 2 012)  from   Naga oka  Univer sit y   of  Te chno log y ,   Niiga t a  Japa n  fr om   Depa rtment  of  Mec hanica l   Eng ine er ing.   She  g rad uated  from   Tok y o   Univer sit y   of  Agri cultur e  and  Te chno lo g y   (2012 - 2015)  for  her   PhD   under   Depa rtment  of  Mec hanica l  S y st em  Engi nee r ing.  She  is  cur ren t l y   work  as  senior  l ec tur er  at   Unive rsiti   Te knik al   Malay si a  Mela ka  (UTe M)  and  her   rese arc h  intere s t   m ai nl y   in  m anu fac tur ing/ m ac hi ning  as  an   additive   m anuf ac tur i ng  and  high  eff ic i ency   m ac h ining  proc ess a nd   it s si m ula ti on         Madiha  bin ti  Z ahari   was  bo rn  in  Mela ka ,   Malay s ia.  She  rec e ive d  th e  ba che lor’s  degr ee  in  el e ct ri ca l &  El e c troni c  Engi n ee ri ng  from   Univer sit y   T ec hno log y   of  Petrona s  in  2 006  and  Mast er  of  Engi ne eri ng  in  Industria l  El e ct r onic   and  Con tr ol  from   Univer sit y   of  M al a y a .   She  was  Proce ss   Engi ne er  at   Infi neon  Technol og ie s  (M)  Sdn  Bhd  had  responsi b le   in  wir e  bondi ng  proc ess.  She   is   cur ren t l y   work  a s a   L ecture r   at U nive rsiti T ekni ka l  Mal a y s ia Mel a ka         Nu rl iy ana  Ab d  Mutali b   was  born  in  Mela k a,  Malay sia .   She  rec e ive d  the   b a che lor’s  deg ree  in  el e ct ri ca l   eng ineeri ng   from   Uni ver siti   Tun  Hus sein  Onn,  Johor ,   Mal a y s ia   in  2 006  and  Master   of  Scie nc e  in   Micr oel e ct roni cs  fro m   Univer siti   Ke bangsa an  Ma lays ia .   She   was  a  P roduc t  Engi ne er   in  Free sca l e  Sem ic onduct or  where   she  works   on   produc t  improvem ent .   She  is  cur ren tly   work   as  Le c ture r   in  UT e M a nd  doing   res ea rc h   under   Mic ro  and  N ano  E lectr oni cs  (MIN E) .         Siti  Hal ma   Joh ari   was  bo rn  in   Perli s,  Ma lay si a.  She  re ceive d   th e  ba chelor’s  deg ree   in  El e ct roni c  Engi ne eri ng  (Ind ustria l  E lectr oni cs)  from   Univer s it i  T ekni ka l  Mal a y si a  Mel aka   (U Te M )  in  2005  an d  Master   of  Engi n ee ring   in  Con tro l  &   Autom at ion  from   Univer sit y   Of  Malay a .   She   was  a  t est  engi n ee r   in  Ventur e  Ele ct roni c  Services   where   she  wo rks   on  1 st   le v el  fai lur e  an aly si s  and  root  c au s e   inve stigation .   From   2010  to  20 14,   she  had  been  a  te a c hing  en gine er  and  cur r ent l y   she  work  as   le c ture   in  UT eM  and  do ing  r ese a rch   under   Photo nic s E ng ine er ing   (PERG).         Suz ia na  A hma d   was  gra duat ed  in  bac hel or’s   degr ee   of  El e c tri c al   Engi n ee ri ng  from   Univer siti   Te knologi   Malay sia   in  2005.   T hen,   she  ob ta in ed  her   m aste r’s   degr ee  in  indu stria l   El e ct roni c   &   Control   from   Univer sit y   of   Malay a ,   Kua la   Lumpur  in  2014.   She  had  experie n ce d   as  R&D  Elec trica l   Engi ne er  at  Pan asonic   S y st em  Networks  (M)  S dn.   Bhd.   for  alm ost  5  y ea rs .   In   2 010,   she  con tinued  her   ca r ee r  as  T ea ch ing  Engi ne er  in  Univer siti   Te knikal  Malay sia  Me la ka  an d  cur ren tly   she   is  working  as  Le c t ure r  in   th e  sam e unive rsit y .         Nuz aimah   Mus tafa   hold  Master   of  Scie nce   an d  bac hel or’s  de gre e   in  Mate ri als   Engi nee ring  fr o m  Uni ver siti   Sa ins  Malay s ia.  She  h as  9  y e ars  exper ie nc ed  in   industr y   pr ior  jo ini ng  a ca demic   fi el d  as  a  le c ture r  in  Univ ersit i  T ekni k al   Malay s ia   in  201 1.   Her  publicati ons  inc lude s  Unite d  Sta te s  Pat e nt ,  US 8709573B   ti tl ed  “ Pol y m er  B onded  Fibrous  Coat ing  on  Dippe d  Rubber  Artic l es  Skin  Conta cti ng  Ext ern al   Surfac e,   Proce edi ngs  of  Engi nee r ing  Te chno log y   In ternat ion al   Confer enc e  (E TIC  2015)   ti tled   “ Engi n ee r ing  Technol og y  Apprent i ce   Pro gra m :  A  Case  Stud y   of   Engi n ee ring   Technol o g y   Facul t y   at   UTe M” ,   Proce edi ngs   of  the   5 th   Po stgradua t e  Sem ina r  on  Natur al   Fiber  Com posite s  ti tl ed   “ Inc orpora ti on  o f  waste   rubb er  i nto  different  m atrice s:  A  rev i ew” ,   IOP   Confer en c e  Seri es:  Mat erials  and  Scie nc e  En gine er ing  ti t le d   “ Recy cl ing  of  W aste   Rubber  a s  Fill ers:  A  rev ie w ” .   She  is  cur r ent l y   conduc t ing  res earch  of   a  po l y m er   compos it e that  uti lizing   rubbe r   waste   as   it s f il l er s.     Evaluation Warning : The document was created with Spire.PDF for Python.