TELKOM NIKA Indonesia n  Journal of  Electrical En gineering   Vol.12, No.7, July 201 4, pp . 5204 ~ 52 1 0   DOI: 10.115 9 1 /telkomni ka. v 12i7.567 7          5204     Re cei v ed  Jan uary 26, 201 4 ;  Revi sed Ma rch 1 2 , 2014;  Acce pted Ma rch 2 5 , 2014   An Improved A Low Power CMOS TIQ Comparator  Flash ADC       A. Al, M. B. I. Reaz*, J.  Jalil, Mohd. Alauddin Mohd.  Ali    Dep a rtment of Electrical, El ec tronic an d S y st ems Engi ne eri n g   Univers i ti Keb a ngsa an Mal a ys ia   436 00 UKM, Bang i, Sela ngor,  Mala ysi a   T .  Elektro IT P  Pada ng Ind o n e s ia   *Corres p o n id n g  author, e-ma i l : al_mt62 @ ya hoo.com       A b st r a ct     T h is pa per w a s prese n ted th e des ign  of a thresh ol d  invert er qu anti z e d  (T IQ) compar ator  in fla s h   ana log to  dig i ta l converter. T h e T IQ-compar a t or has a  h i gh  spee d resp ons e; how ever this  circuit invo lves  a   lot of transistor s  hence w a ste f ul pow er cons umptio n. T he desi gn is i n ten ded to o b tai n  a low - pow er T I Q - compar ator an d red u ces the  area  of  the chi p  in 0.1 8   µ m  C M OS technol o g y. T he metho d  w a s prop ose d  t o   set each of the  transistor cha nne l len g th for the thre sho l d v o ltag e differe n c e gai ned of th e inverter eac h  in   the T IQ-comp arator a nd  ad din g  a tra n sist or as co mp e n s ation to  over come the  li mit a tions  of the  l engt h   chan nel ex pa n s ion d ue to the  body effect influe nce.  T h is method h a s redu ced t he dra i n current of CMOS   transistors; he nce the  pow er  dissip a tio n  ca n  be re duc ed. T he ev ent h a s a c hiev ed l o w  po w e r dissip a tio n  of   31.14  µ W  a nd  a chip si z e   of 1 065  µ m 2 w i th  0  to 0.6 V input sign al con d iti o n.  .   Ke y w ords : T IQ-comp arator,  low  pow er, CMOS technolo g y     Copy right  ©  2014 In stitu t e o f  Ad van ced  En g i n eerin g and  Scien ce. All  rig h t s reser ve d .        1. Introduc tion  Analog to  digi tal conve r ter (ADC) is a u s eful  buildi ng  block in  many  appli c ation s   su ch a s   a data storag e read  chan n e l and an en vironme n t  co ndition monit o ring receive r  becau se th e y   rep r e s ent the  interface bet wee n  the re a l  world  analo g  sign al and  the digital sig nal pro c e s so rs.  Many implem entation s  hav e bee n re po rted in the lit e r ature in  order to obtain hi g h  perfo rma n ce  ADC, for exa m ple su cce s sive approxim ation, delta si gma and fla s h ADC.     Flash  ADC  a r chite c tu re i s   kno w n  for its  hi gh-sp eed  o peratio n. An   analo g  in put  voltage   is simultan eo usly com pared  by 2 n  –   1 voltage  co mparators i n  an  n-bit fla s h A D C [1].  The   comp arators  are th e mo st  critic al  comp onent s in a fl ash A D C. In this de sig n , the compa r at ors  are reali z ed  with the inverters, whi c h  avoid  the complexity in the desig n of conventio nal  comp arators. An inverter is used a s  a  compa r ato r  kno w n a s  thresh old invert er qua ntizati o n   (TIQ)-Comp a r ator.   The TIQ-com parato r  ha s  been often p r opo se d and  simulate d in flash ADC d e sig n  for  high spee d, small si ze, lo w po wer  con s umptio n, an d linearity [1-3]. A basic T I Q comp arat or  circuit con s ists of two  ca scad ed  CMO S  inverter s a s  sho w n in F i gure  1 [2, 4]. Here, the fi rst   inverter th re shold voltag e  ( V th ) a c ts a s   voltage reference. The  se con d  inverte r  se rves  as t he  gain bo oste r to kee p  the lin earity in bala n ce fro m  the voltage risi ng  and falling in tervals [5].  For  the co nst r uct a  compa r ator req u ires  two  inve rters. An inverter  contai ns t w o  CMOS   transi s to rs, so for the sin g le co mpa r at or re quires  f our of CM OS  transi s tors  such a s  Fig u re 1.  Therefore, it i s  in th e con s truct  of the 6 4 - bit  TIQ-co m parato r   req u ires a s  m u ch a s  4 X  64  = 2 56  CMOS tra n si stors. The o p e ration  of the transi s tor  as  it will not slig htly powe r  co nsum e and l a rge  chip a r ea, if not caution mo re plan ned.   The p r eviou s  re se arche r s have p r o posed ma ny ways  to  set the TIQ-co mparator  for  quanti z ati on  of data i n  flash - ADC  system.  Yoo  and T ang el  have be en  sugge sted th a t  the   analo g   input signal qu anti z ation level  is  set   in  th e  first  stage  by  changing  the voltage  trans fer  c u rve  (VTC) [5, 6].   They  were  confirmed tha t  to get  the  V th  s h ift is  to s e t the  W  ratio of  PMOS and  NMOS, wh ereas the  L  i s  fixed. The other h and, t he si ze of transi s tor  cha nnel  length s ,  L  an d width,  W  a r e adju s ted [4].  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     An Im proved  A Low Power CMOS TIQ Com parator  Flash A DC (A . Al)  5205     Figure 1.  A T I Q Comp arat or Basi c Ci rcuit       This  re sea r ch appli e s to  anothe r meth od, by adju s t i ng  L  a nd  keepin g   W  fix ed an d  addin g  1  or 2 tran sisto r s a s   co mpe n satio n  to  o v erco me th e  limitations  of the  L  ch annel  expan sion  du e to the b ody  effect influe n c e. Th e adva n tage s of thi s  method  are redu ced  po we r   con s um ption  and area o f  the layout. Incre a si ng  L  red u ces th e tran sisto r   drain  cu rrent ,  I D   according to [7] for a transi s tor in  saturated co ndition  as:                   (1)                              Whe r e  µ   is   electro n  mobili ty,  ox  is the permittivity of the silicon di oxide,  t ox  is the  thickne ss  of the oxide l a ye r , V GS  is the  gate– sou r ce  va cha nnel l e ngth mod u lati on coefficie n t   is a chan nel  length mo du lation co effici ent and  V DS  is drain-so urce volt ag e. More over, in  the  prop osed me thod, the physical form is  more  symme trical to ea se  the arra ngin g   and  layout  of  device s .   The ba sic d e sig n  of the TIQ-Com p a r at or for a  n-bit flash  ADC re qui re s 2 n -1  comp arators [8]. Therefo r e a 6 - bit fl ash A DC re quire s (2^6)  -  1  = 63 TIQ  com p a r ators.  Mean while, a c cordi ng to [9 , 10, 11],  L  of each first inv e rter PM OS of the comp a r ator i s  de rived   from the mat hematical expre ssi on for  V th  of any quantize d  su b-u n it given approximately as:             ( 2 )           Whe r e  V tn  and  V tp  a r e  the thresh old voltag es for  NMOS  and  PMOS  devices  respe c tively, and  K n   = (W/ L)  n .  µn  C ox ,  Kp  =  (W /L) p .  µ p  C ox   and  µ n  and  µ p  are the ele c tron  a n d   hole m obility’s of  NMOS  and PMOS, respectively.  C ox   denot es  gat e-oxide  capa citan c e p e r  u n it  area.   Sec t ion II s h ows  the methodology of this wo rk . Sec t ion III s hows   Res u lt and disc us s i on.   Section IV sh ows the co ncl u sio n .      2. Rese arch  Metho d   We u s ed the  followin g  desi gn pro c e s s to develop the  prop osed TIQ - Co mpa r ato r .     a)  Firstly, the d e velopme n t o f  the com parat or  wa s ba sed on  the  ba sic  ci rcuit given in   Figure 1.   b)  Secon d ly, Equation  (2 )  wa s u s e d  to  cal c ul ate  L  of the firs t inverter P M OS,   according to  the desired  value of thresh old voltag e and this result is sho w n in  Figure 2.  Th e g r aph  in  Fi gure  2  sho w ed a n  in crea se  L  of  TIQ-comp arator e a ch  numbe r from  no. 1 to no. 21. The increase  in the grap h is not linear d ue to the  Equation (2 ) contai ns of the squ a re ro ot  elements.  Therefore the  TIQ-com p a r ator  for the next numbe r is re qu ired ad dition tran sisto r s as  comp en satio n .  ) 1 ( ) ( 2 1 2 0 DS t GS D V V V L W t x ox I p n p n tn tp VDD th K K K K V V V 1 | | Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 7, July 201 4:  5204 – 52 10   5206 c)  Lastly, the  in put voltage  range  of  the  TI Q Com p a r ator i s  matched to the  o u tput  voltage of temperature  se nso r ,  whi c h e x tends from  360mV to 56 0mV with 1. 6V  sup p ly voltage.         Figure 2.   The  Calculation  Re sults of the   PMOS Tran sistor Chan nel  Length       d)  Furthe r imple m entation of  the desi gn  is  done  a s  follo ws: the de sig n  size of  L  an d  W   of the secon d  inverte r  is  fixed, accord i ng to the  de sign  stan da rd of the 0.1 8 - µm  CMOS  Te ch nology. Th e  stand ard  de sign i s  0.18  µ m  for  L  a nd  1.4 µm fo r  W  of  PMOS and NMOS tran sist ors. PMOS transi s tor’ s  W   on the first in verter is fixed  at  1.4 µm, whe r eas the  cha n nel  L  is a d ju stable for ea ch sub - u n it according to Fi g. 2 .     However, NMOS of all firs t inve rters follo w the stan dard desi gn.     The cal c ul ation is mad e  starting from  most  sig n ificant bit (MSB) of quantizati on to the  least  signifi ca nt bit (LSB)  with the val u e of  V th , 600 mV to 285 m V . In this  cal c ulatio n, only  the   siz e  of   L  for the  comp arat or n o . 1 to  2 1  are o b taine d , with th e ch annel   L  from  0.51 µm to  2. 91  µm as shown  in Figure 3.         Figure 3.   The  TIQ   Compa r ator (from no.  1 to no. 21)        Furthe rmo r e,  to overcome  the limitations  of the L ch annel expa nsion due to the body  effect influen ce a c cordi ng  to Equation (3) as:                    ( 3 )         Whe r e,  V t  i s   threshold  voltage,  V to   co rresp ond s to t he threshold  voltage when   V BS   = 0V ,     is  the body eff e ct pa ram e ter an d  F is th e su rfa c e p o tential at st rong i n versio n, hen ce th e  | | 2 | | 2 F SB F to t V V V Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     An Im proved  A Low Power CMOS TIQ Com parator  Flash A DC (A . Al)  5207 comp arator  n o . 22 to 6 3  o ne o r  two  PM OS tran si stors were in se rted a s   comp e n satio n  in  dio d e   con n e c tion, to extend the  achi ev ement  of the expect ed voltage in put ran ge to  the lowe r si d e .  The  comp en sation tra n si st or i s  in se rted  betwe en V D D to the  first  inverter PM O S  tran sisto r s  as   sho w n in  Fig.  4. The ci rcuit is de sign ed  and  simu late d by usin g th e tools of the  Mentor  Gra p h ics  De sign Archit ect (DA )  CE DEC_KIT. This desig n  and simulation s are iterated to achi eve a linear  quanti z ation.           Figure 4. Co mparator with  CMOS Co m pen sation       3. Results a nd Analy s is    Based o n  th e compl e te  circuit de sig n  of 64 levels TIQ-co m parato r , exe c uted the   simulatio n   schematic by p r oviding  a  DC inp u t  of 0V  to 0.61V. Th e graphi c q u antizatio n out put  wa s sho w n in  Figure 5. Th e qua ntizatio n output i s  kn own th erm o m e ter  code  u s ually. From t h is  grap h we  can  see, that is, resp ondi ng fro m  0.285V  to 0.6V. If  the DC input level is belo w  0.28 5V   and a bove 0. 6V the outp u t quanti z ation   no respon se.  The the r mo meter  cod e  i s  to  cha nge  one   level if the  DC inp u t 5mV chang es u p  or down.  In this simula tion conditio n s are o b tain ed  31.14 μ W po wer dissip ation. The s e  p henom ena  a r e  convin cin g  to qua ntify the anal og  data  sen s o r  within  the rang e of 0.36 and 0.5 6 V  only.        Figure 5. Qua n tization O u tput from the DC Inp u t Voltage 0 to 0.61   Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 7, July 201 4:  5204 – 52 10   5208     Figure 6. Qua n tization O u tput for t he Sine Input Voltage 0.61V an d 10KHz        Figure 6 ill ust r ates the  sim u lated  re sult  of   the  TIQ Co mparator de signed on 64  l e vels  of  quanti z ation  with the sinu soidal input vol t age of  0V to  0.6 V-pea k at the frequen cy of 10KHz and  half wave  po sitive tran siti on. Thi s  g r a phical respon se exhi bits  a  good  linea rit y  and  sen s iti v ity  with linea r ri se and fall of t he input  sign al. If t he input signal 1 0 KHz ab ove  to b e  given to th e  circuit, h ence  it wa s not  ca pable  to p e rf orm li nea rly d a ta qu antization, du e in cre a sin g  the  len g th  L  of the CM OS transi s to r or body effe ct  infl uen ce  con s e que ntly increa sing d e lay time, wh ich   means that this ci rcuit has the  ability to respond up to 10KHz  onl y. Therefore, this  circui t is  suitabl e  for use as a  se nso r   si gnal pro c e ssi ng which not  re q u ired high speed su ch a s   a   temperature  sen s o r , humi d ity sensor a nd etc.  In this simul a tion, con d ition s  ob tained 31.14 μ W  power di ssi pa tion.     Finally, the layout of the circuit wa s de si gned by usi n g Mentor G r a phics IC CE DEC_KIT   desi gn a s  sh own in Fig u re  7. This pictu r e provid e s  inf o rmatio n that; proceed s lay out desi gn area   of 150 x 71µm or 1065 0µ m 2 . This layout area ha s n o t been incl u ded of the other ci rcuits in  th e   flash ADC sy stem.         Figure 7. Layout De sign of  t he TIQ-co m parato r  Pro p o s ed         The compa r isons of the TI Q-comp arato r  for  the flash  ADC with  rela ted works are  sho w n   in Table 1. It is evident that  the desig ned  work  a c hiev ed sm aller  ch ip area. Mo re over, the po wer  dissipatio n is  also  signifi ca ntly lower tha n  the  previou s  wo rks.  Although  thei r re search ha s be en  in the form of a complete fl ash ADC, ho wever, it  is e noug h to pro v ide an overv i ew of sig n ificant  Evaluation Warning : The document was created with Spire.PDF for Python.
TELKOM NIKA   ISSN:  2302-4 046     An Im proved  A Low Power CMOS TIQ Com parator  Flash A DC (A . Al)  5209 comp ari s o n s due the TI Q-comp arato r  part o c c upi es a  spa c e t hat excee d s  50% and p o w er  con s um ption  wa s al so a s  i n  the complet e  Flas h ADC  system. Th us the pro p o s e d  de sign  can  be  expecte d that  the  chi p  a r e a  of  16.4 tim e s  sm aller th an the  Ta nge l A an d  Choi,  K [6]  works,  and   the power co nsum ption of 14.3 times lo wer tha n  the desi gn of the SC Hsi a  and  Lee WC [8].     This re sult is better beca u se of the  method s use d  by incre a si ng  the length  L  of the  transi s to r cha nnel. In addition the use o f  smaller  CM OS technol o g y such a s  [6] uses a la rger  CMOS te chn o logy, whi c h  is 2 μ m an d supply voltage  of 5V, so that he gaine d  greate r  po wer  dissipatio n (3 350 μ W) and  3500 0µm 2  la yout are a s. I n  the  other re feren c e s  it  can  be  seen   that  the use of th e CMOS technolo g y is 0.18 μ m [1] and  [2] with the sup p ly voltage disp arate  a r e  1.8V and 2.5 V  resp ectivel y , they gain higher p o wer d i ssi pation a s   well.       Table 1. The  Comp ari s o n  Re sults  with  Eight other Compa r ators for flash A D Cs    References   CMOS  Technolog y  (µm)   T y pe of   Result  Input rang e   (V)   Suppl y   Voltage (V)   Power  Dissipation   (µW )   La y out area  (µm 2 )  [1] 0.18  Simulated  -  1.8 36980   -  [2] 0.18  Simulated  1.6  2.5  53000   -  [6]  2.00  Simulated & fabricated  1.72  5  3350   35000   [8]  0.35  Simulated & fabricated  0.4-2.4   3.3  895  -  [11]  0.35  Simulated & fabricated   0.785-2.0 9 2  3.3  -  -  [12]  0.35  Simulated & fabricated  3.8  5  4730000   650000   [13]  0.70  Simulated & fabricated  -  5.5  -  3996000   [14] 0.35  Simulated  1.6  3.3  12400   -  Thi s   Wor k     0.1 8   Simulated   0.315     1.6    31.14     1065       4. Conclusio n   The TIQ  Co mparator i s   desi gne d an d verifi ed  by  usin g the   Mentor Grap hics VLSI  De sign Software. It consi s ts of 63 pairs of CM OS inverters. The  design i s  able to quanti z e  analo g  inp u t from 28 5mV  to 600mV, wi th 64 qu antiz ation level s  that ma ke u s e of the  sou r ce   voltage of 1 . 6V. The TI Q-Comp arato r  is qua nt izi ng the i nput  sign al a n y 5mV increm ent   comp arable t o  an increa se  of 1 (one) lev e l output in the thermom e ter co de sy ste m .  Achieving l o w po we r di ssi pation of 31. 14µ W and  a smalle r chip size  of  10 65µ m 2  make  this de sign  su itable for a se nso r  having t he output in the ran ge of q uantization.       Ackn o w l e dg ements     This work wa s su ppo rted  by Ministry of Sc ience, Te chn o logy and  Innovation, Malaysia  unde r Te chn o  Fund: TF1 0 08C130.       Referen ces   [1]  Kulkar ni M, Sri dhar  V, Kulk ar ni GH.   T he Qu antize d  D i ffere ntial  Com parat or in  F l ash  An alo g  to  Dig ital   Conv erter Des i gn.  Intern atio n a l Jo urna l of  Co mp uter  Net w orks & Co mmu n ic ations (I JCNC) . 20 10;   15(4):  37-4 5 .  [2]  Rames h  J, Gunav athi K.   A 8-Bit T IQ Based 7 80 MS PS CMOS F l ash A/D Co n v erter.   IEEE   Internatio na l o n  Comp utatio n a l Intell ig ence  and Mu ltim ed ia  Applic atio n co nferenc e. Siva kasi. 200 7; 2:  201- 205   [3]  Yoo J, Ch oi K,  Lee  D. Comp a r at or Gener atio n an d Se lectio n for Hi ghl y  Li n ear CMOS F l a s h Ana l o g  to   Digita l  Co nvert e r.  Journa l of Anal og Integr ate d   Circuits a nd  Sign al Process i ng . 20 03; 35( 2 ) : 179–1 87.    [4]  I y a ppa n P, J a muna  P, Vij a yasamu ndis w a r y S.  Des i gn  of  Ana l og  to  Dig ital C onv erter  Using  CMOS   Log ic . Internat ional Conference on Advances  in Rec e nt T e chnologie s in Communication and  Comp uting. Ko tta y a m. 20 09; 74– 76.   [5] Yoo  J.   A  T I Q  Based CMOS F l ash A/D Co nverter for S y stem-on-C h ip  Appl icatio ns. Ph. D  T hesis,  Pens ylv ani a: Penns yl van i a St ate Univ ersit y ;  200 3.  [6]  T angel A, Ch o y  K.   T he CMOS Inverter as a  Comp arator i n  ADC Des i g n s.  Journ a l An al o g  Integrat ed   Circuits a nd Si gna l Processi n g .  2004; 3 9 (2): 147 –1 45.   [7]  U y emura JP. F und ament als o f  MOS Digital In tegrate d  Circ u its. Addiso n- W e sle y . 1 9 8 8 .   [8]  Hsia SC, Lee  WC.  A very lo w - pow er flash  A/D conv erter  base d  o n  CM OS inverter c i r c uit . IEEE Proc.  T he 9th Internationa l Data bas e Engi ne erin g & Applic atio n Symp osi u m.   Ca nad a, 200 5: 10 7-11 0.  Evaluation Warning : The document was created with Spire.PDF for Python.
                               ISSN: 23 02-4 046                     TELKOM NI KA  Vol. 12, No. 7, July 201 4:  5204 – 52 10   5210 [9]  Cele bi  A, A y t a r  O, A. T angel  A. A  10- bit 5 0 0 M s/s tw o-step F l ash A D C . IE EE Internati o n a l C onfer enc e   Comp uter as a  tool. Belgra de.  2005: 8 98– 90 1.  [10]  Khot SS, PW  W ani PW .  Des i gn  of a 45 n m  T IQ Compar a t or for Hig h S pee d an d L o w  Pow e r 4–Bit  F l ash AD C.  Pr oc. 20th  Inter n ation a l  Conf er ence  on  Adv a n c es in  El ectric al &  Electro n ic s.   T r ivandrum,  India. 20 10: 6- 10.   [11]    Rajas hekar  G, Bhat   MS.   D e sig n  of R e s o luti on A d a p ti ve T IQ  F l ash  ADC  usin g  AMS 0.35 μ m  T e chnolog y.  In ternatio nal J o u r nal of Infor m at ion a nd C o mmunic a tion T e c h nol ogy.  20 09; 2(1): 1–6.   [12]    A y tar O,  T angel A. Empl o y ing thres h o l d i n vert er qu anti z ation (T IQ)  techn i qu e in  d e sig n in g 9-Bit   foldi ng an d in terpol ation CM OS analo g -to- digit a l conv erters (ADC ).  Acade mic Journ a ls Scientifi c   Research and  Essays . 2011;  6(2): 351 –3 62.   [13]    Creten Y, Merken P, Sanse n  W .   An 8-Bit F l ash Analo g - to-Digita l  Con v erter in Stan dard CMOS   T e chnolog y F u nction al F r om 4.2 K to 300 K.  IEEE Journal of Solid-State  Circuits . 200 9; 44(7): 20 19– 202 5.  [14]  Cha uha n SS, Mana bal a S, Bose SC, Ch an d e l R.  A Ne w   Ap proac h to Des i gn L o w  Po w e r  CMOS F l ash   A/D Conv erter.  Internati ona l J ourn a l  of VLSI  desi gn  & Co mmu n ic ation Sys t ems  (V LSICS) .  2011; 2(2):  100 –1 08.     Evaluation Warning : The document was created with Spire.PDF for Python.